本发明涉及集成电路技术领域，尤其是涉及一种并行控制实现任意4输入逻辑功能的电路。
背景技术：
目前，基于静态随机存取存储器(staticrandomaccessmemory，sram)的可编程器件中，有25％的面积是用作查表器后面的数据选通器。如图1所示，在鳍式场效应晶体(finfield-effecttransistor，finfit)工艺下，因为电路设计导致mos管(例如：p00至p05)的源极和漏极不能共用，在氧化物(oxide，od)(如图1中源极和漏极所在的长方体)与氧化物中间必须插入假的保护管(dummy)101造成版图实现难度增大，以及10％左右的面积浪费，并且，finfit工艺下器件的速度更高，传统的电路因为每个输入到输出的delay不同，对可编程器件的软件提出巨大的挑战。
技术实现要素：
本发明的目的是在解决现有技术中资源浪费的问题的同时，也能实现lut的输入到输出的延时近似相同。
为实现上述目的，本发明提供了一种并行控制实现任意4输入逻辑功能的电路，包括：静态随机存取存储器sram和控制单元。
其中，静态随机存取存储器sram，包括多个寄存单元，多个寄存单元上下并行依次放置，用于存储电路数据。控制单元，包括多个缓冲器和多个逻辑门，缓冲器与寄存单元平行且一一对应放置，寄存单元的输出端与缓冲器的一个输入端相连；逻辑门与缓冲器一一对应连接，逻辑门的输出端与缓冲器的另一个输入端相连，缓冲器的输出端与逻辑功能电路的输出端相连；用于根据逻辑门的输出信号控制缓冲器的开关状态，确定多个寄存单元中的一个寄存单元存储的电路数据为逻辑功能电路的输出。
本技术解决了4输入任意逻辑功能电路在finfit工艺下版图面积浪费的，面积比传统电路小10％，也同时解决了4输入到输出延时不同的问题，使可编程器件速度提高了10％。
在一种可选的实现方式中，多个逻辑门中的每个逻辑门根据n个输入信号输出一个输出信号，n为正整数。
在另一种可选的实现方式中，寄存单元的个数为2n，n为多个逻辑门中的每个逻辑门的输入信号的个数。
在又一种可选的实现方式中，上述“缓冲器”为三态缓冲器。
在再一种可选的实现方式中，上述“逻辑门”包括与非门和或非门中的一种。
本申请，不论多个逻辑门中每个逻辑门的输入信号为多少个，每个逻辑门的输出信号只有一个，该一个输出信号控制一个缓冲器的开关状态，当多个缓冲器中的一个缓冲器处于开启状态时，该缓冲器平行且一一对应的寄存单元中存储的电路数据就为逻辑功能电路的输出。反之，根据逻辑功能电路的输出就可以确定对应的一个固定的寄存单元。该逻辑功能电路整个为并行结构的设计，该并行结构的有益效果是，同样的路径，同样的延迟(delay)，同样的负载，电路产生一样的行为。其中，从多个逻辑门中每个逻辑门的任意输入到整个逻辑功能电路的输出上升沿和下降沿的延迟(delay)相差小于2％。
附图说明
图1为一种选通单元的版图实现的示意图；
图2为一种逻辑功能电路的示意图；
图3为本发明实施例提供的一种实现并行控制的逻辑功能电路的结构示意图；
图4a为本发明实施例提供的一种信号处理的结构示意图；
图4b为本发明实施例提供的一种逻辑门的结构示意图；
图5为本发明实施例提供的一种控制单元的版图实现的示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图2为一种逻辑功能电路的示意图。如图2所示，以16选一来说，现有技术中实现逻辑功能的电路结构包括：静态随机存取存储器sram10和选通单元21，静态随机存取存储器sram20可以包括多个寄存单元(例如：sram-bit0至sram-bit15)，选通单元21可以包括多层coms传输门。其中，16个寄存单元中每个寄存单元存储或接收着相应输入信号。每个寄存单元与第一层coms传输门一对一连接，其中第一层coms传输门为16个。第一层中相邻的两个coms传输门两两一组，并且连接方向相反，根据第一信号控制，实现二选一的功能，第一层中一共是4组，整体实现了16选8的功能。第二层coms传输门为8个，接收端接收第一层的输出结果，根据第二信号控制，总体实现8选4的功能。以此类推，直至第4层coms传输门为两个，接收来自第三层coms传输门的输出结果，根据第三信号控制，实现二选一，输出唯一结果。
需要说明的是，图2中的选通单元21在版图实现的示意图如图1所示，其中，图1只是示出了4选1的版图实现的示意图，但并不限于4选1，还可以适用于图2中的16选1。
由此可知，现有技术中，传输门不能共用输入端，中间必须插入dummy造成面积浪费。此外，在实际实现中，每一层的coms传输门都需要一个控制信号进行控制，例如，实施例1中是16选1，为4层coms传输门，若是32选1，则为5层coms传输门，此时，在电路设计时，每一层的coms传输门都需要连接一个控制信号分别进行控制，在总体控制每一层的控制信号时，需要分别控制，不能并行控制。由此可知，现有技术中，不仅会造成资源的浪费，也实现不了并行控制每一层的控制信号。
图3为本发明实施例提供的一种实现并行控制的逻辑功能电路的示意图。如图3所示，该逻辑功能电路，可以包括：静态随机存取存储器sram30和控制单元31。
其中，静态随机存取存储器sram30，包括多个寄存单元(如图3所示为16个，即sram-bit0至sram-bit15)，多个寄存单元上下并行依次放置(如sram-bit0到sram-bit15放置结构)，多个寄存单元中的每个寄存单元用于存储电路数据。
控制单元31，包括：多个缓冲器和多个逻辑门(如图3中逻辑门0至逻辑门15)，缓冲器与寄存单元平行且一一对应放置，寄存单元的输出端与缓冲器的一个输入端相连；逻辑门与缓冲器一一对应连接，逻辑门的输出端与缓冲器的另一个输入端相连，缓冲器的输出端与逻辑功能电路的输出端相连；用于根据逻辑门的输出信号控制所述缓冲器的开关状态，确定多个寄存单元中的一个寄存单元存储的电路数据为逻辑功能电路的输出。其中，缓冲器可以为三态缓冲器。多个逻辑门中的每个逻辑门根据n个输入信号输出一个输出信号，n为正整数，该多个逻辑门中的每个逻辑门的n个输入信号与寄存单元的个数的关系可以是：寄存单元的个数等于2n，n为多个逻辑门中的每个逻辑门的输入信号的个数，例如：当多个逻辑门中的每个逻辑门的输入信号的个数为5时，寄存单元的个数就为25即32个。逻辑门可以包括：与非门和或非门中的一种。
具体地，本申请结合图4a和图4b，以逻辑门为与非门为例，对逻辑功能电路进行详细说明。如图4a和图4b所示的4-16译码器的详细实现电路，4输入信号即i[0]、i[1]、i[2]和i[3]，该4个输入信号分别通过反向器变化分别得到对应的i[0]b、i[1]b、i[2]b和i[3]b反向信号，如图4a所示。然后将4个输入和4个输入对应的经过反向器变化的反向信号进行以排列组合，得到16组每组4个输入的组合，16组即16个逻辑门(例如图4b中，逻辑门0-逻辑门16)中每个逻辑门的输入信号都为4个，经过与非门之后，输出的信号为1个，例如：当4输入信号即i[0]、i[1]、i[2]和i[3],分别为高电平1时,4个反向信号i[0]b、i[1]b、i[2]b和i[3]b分别为低电平0，逻辑门0中的输入信号就为i[0]b、i[1]b、i[2]b和i[3]b，经过与非门，其输出信号cs[0]就为1；逻辑门1中的输入信号就为i[0]、i[1]b、i[2]b和i[3]b，经过与非门，其输出信号cs[1]就为1；逻辑门2中的输入信号就为i[0]b、i[1]、i[2]b和i[3]b，经过与非门，其输出信号cs[2]就为1；以此类推至逻辑门14，逻辑门14中的输入信号就为i[0]b、i[1]、i[2]和i[3]，经过与非门，其输出信号cs[14]就为1；逻辑门15，逻辑门15中的输入信号就为i[0]、i[1]、i[2]和i[3]，经过与非门，其输出信号cs[15]就为0，由此可知，cs[0]至cs[15]中只有一个为cs[15]为0，所以，逻辑门15输出的cs[15]＝0控制逻辑门15对应的缓冲器开启，该逻辑门15对应的缓冲器平行且一一对应的寄存单元sram-bit15中存储的电路数据就会输出，该输出为逻辑功能电路的输出。
若该逻辑门为或非门时(图4b中并未示出)，当4输入信号即i[0]、i[1]、i[2]和i[3],分别为高电平1时,4个反向信号i[0]b、i[1]b、i[2]b和i[3]b分别为低电平0，逻辑门0中的输入信号就为i[0]b、i[1]b、i[2]b和i[3]b，经过或非门，其输出信号cs[0]就为1；逻辑门1中的输入信号就为i[0]、i[1]b、i[2]b和i[3]b，经过或非门，其输出信号cs[1]就为0；逻辑门2中的输入信号就为i[0]b、i[1]、i[2]b和i[3]b，经过或非门，其输出信号cs[2]就为0；以此类推至逻辑门15，逻辑门15中的输入信号就为i[0]、i[1]、i[2]和i[3]，经过与非门，其输出信号cs[15]就为0，由此可知，cs[0]至cs[15]中只有一个为cs[15]为1，所以，逻辑门0输出的cs[0]＝1控制逻辑门0对应的缓冲器开启，该逻辑门0对应的缓冲器平行且一一对应的寄存单元sram-bit0中存储的电路数据就会输出，该输出为逻辑功能电路的输出。
综上，可以理解的是，本申请中，该缓冲器根据逻辑门的输出信号确定缓冲器的开关状态，若缓冲器为开启状态时，即为导通，该缓冲器平行且一一对应的寄存单元中存储的电路数据就会输出，该输出为逻辑功能电路的输出，上述功能就可以实现并行控制逻辑门输出的信号(即为控制信号)，且经过一次选通就可以确定逻辑功能电路的输出。需要说明的是，本申请实施例在描述时，是以任意4输入为例，但是并不限于4输入，可以是任意输入(例如：5输入或者3输入)。
图5为本发明实施例提供的一种控制单元的版图实现的示意图。如图5所示，一种并行控制实现任意4输入逻辑功能的电路在版图实现时，可以将sram-bit(例如：sram-bit0至sram-bit15)、逻辑门和缓存器仅做成一个单元，重复放16个，该结构可重复利用，时序一致的同时还可以优化电路面积。
由上述可知，不论多个逻辑门中每个逻辑门的输入信号为多少个，每个逻辑门的输出信号只有一个，该一个输出信号控制一个缓冲器的开关状态，当多个缓冲器中的一个缓冲器处于开启状态时，该缓冲器平行且一一对应的寄存单元中存储的电路数据就为逻辑功能电路的输出。反之，根据逻辑功能电路的输出就可以确定对应的一个固定的寄存单元。该逻辑功能电路整个为并行结构的设计，该并行结构的有益效果是，同样的路径，同样的延迟(delay)，同样的负载，电路产生一样的行为。其中，从多个逻辑门中每个逻辑门的任意输入到整个逻辑功能电路的输出上升沿和下降沿的延迟(delay)相差小于2％。
本领域普通技术人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执轨道，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执轨道的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(ram)、内存、只读存储器(rom)、电可编程rom、电可擦除可编程rom、寄存器、硬盘、可移动磁盘、cd-rom、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。