本发明涉及半导体集成电路领域，具体涉及一种灵敏放大器。
背景技术：
灵敏放大器(sa，senseamplifier)是nvm(非易失性存储器)电路中重要的组成部分，用于读出存储阵列中的数据。灵敏放大器被广泛的应用于各种存储器设计中，把差分小信号，转换成大信号，从而分辨存储在存储器(bitcell)中的“1”或“0”数据。
灵敏放大器一般包括一参考电流支路和一存储单元电流支路，通过比较参考电流支路与存储单元电流支路输出“0”或“1”信号。
随着先进工艺的发展，电源电压进一步下降，要求灵敏放大器对噪声的抗干扰能力进一步提高，特别是在设计高速读取电路的时候，如何增大灵敏放大器的差分输入电压，有利于抗干扰以及提升速度性能。
因此，如何增大灵敏放大器的差分输入电压，提高抗干扰能力以及提升速度性能是本领域技术人员亟待解决的问题。
技术实现要素：
本发明的目的在于提供一种灵敏放大器，增大差分输入电压，增强灵敏放大器的抗干扰能力，提升速度性能。
为实现上述目的，本发明提供一种灵敏放大器，包括彼此连接的参考电流支路与存储单元电流支路，所述参考电流支路具有第一输入端与第一输出端，所述存储单元电流支路具有第二输入端与第二输出端，其特征在于，所述第一输入端通过第一反馈放大电路直接与所述第一输出端相连接，所述第二输入端通过第二反馈放大电路直接与所述第二输出端相连接，所述第一反馈放大电路用于放大所述第一输出端的输出信号，所述第二反馈放大电路用于放大所述第二输出端的输出信号。
可选的，所述第一反馈放大电路包括第一反相器与第十二晶体管；所述第二反馈放大电路包括第二反相器与第十三晶体管。
可选的，所述第一反相器的输入端连接至所述第一输出端，所述第一反相器的输出端连接至所述第十二晶体管的栅极；所述第十二晶体管的漏极连接至所述第一输入端，所述第十二晶体管的源极连接至接地端；所述第二反相器的输入端连接至所述第二输出端，所述第二反相器的输出端连接至所述第十三晶体管的栅极；所述第十三晶体管的漏极连接至所述第二输入端，所述第十三晶体管的源极连接至接地端。
可选的，所述第十二晶体管与所述第十三晶体管均为pmos管。
可选的，所述参考电流支路与所述存储单元电流支路镜像对称设计。
可选的，所述参考电流支路包括四个晶体管；第一晶体管的第一电极与第二晶体管的第一电极相连接，所述第一晶体管的第二电极、所述第二晶体管的第二电极、第三晶体管的第二电极连接至第二输出端，所述第一晶体管的栅极连接至使能信号；所述第二晶体管的栅极、第三晶体管的栅极连接至第一输出端；所述第三晶体管的第一电极与第四晶体管的第二电极相连接；所述第四晶体管的栅极连接至第一输入端。
可选的，所述存储单元电流支路包括四个晶体管；第五晶体管的第一电极与第六晶体管的第一电极相连接，所述第五晶体管的第二电极、所述第六晶体管的第二电极、第七晶体管的第二电极连接至第一输出端，所述第五晶体管的栅极连接至使能信号；所述第六晶体管的栅极、第七晶体管的栅极连接至第二输出端；所述第七晶体管的第一电极与第八晶体管的第二电极相连接；所述第八晶体管的栅极连接至第二输入端，所述第八晶体管的第一电极与所述第四晶体管的第一电极相连接。
可选的，所述第一晶体管的第一电极、第二晶体管的第一电极、第五晶体管的第一电极、第六晶体管的第一电极相连接。
可选的，所述灵敏放大器还包括第九晶体管，所述第九晶体管的栅极连接至使能信号，所述第九晶体管的第一电极接地，所述第九晶体管的第二电极与所述第四晶体管的第一电极、所述第八晶体管的第一电极相连接。
可选的，所述第一电极为源极或漏极中的其中一个电极，所述第二电极为源极或漏极中的另一个电极。
可选的，所述灵敏放大器的工作时序包括三个阶段：
预充电阶段：对所述灵敏放大器第一输入端与第二输入端进行充电；
电压差分阶段：在所述灵敏放大器的第一输入端与第二输入端之间形成差分电压差；
工作阶段：开启灵敏放大器，输出信号通过第一反馈放大电路或第二反馈放大电路被放大，使得两输入端的电压差分被增强。
可选的，在所述预充电阶段，第一输入端与第二输入端的电压相等，并维持在某一预设电平。
可选的，在所述工作阶段，采用使能信号开启所述灵敏放大器。
与现有技术相比，本发明提供的灵敏放大器，在第一输入端与第一输出端之间设置第一反馈放大电路，在第二输入端与第二输出端之间设置第二反馈放大电路，所述第一反馈放大电路用于放大所述第一输出端的输出信号，所述第二反馈放大电路用于放大所述第二输出端的输出信号；在第一输入端与第二输入端输入的差分信号经过灵敏放大器产生输出信号，输出信号经过第一反馈放大电路或第二反馈放大电路，下拉第一输入端与第二输入端中的其中一个输入端的电压信号，从而增大两个输入端的差分电压，有利于提高灵敏放大器的抗干扰能力以及提升灵敏放大器的速度性能，从而实现高度灵敏放大器的设计。
附图说明
图1为灵敏放大器的示意图。
图2为本发明一实施例所提供的灵敏放大器的示意图。
图3为本发明一实施例所提供的灵敏放大器的优选电路示意图。
图4与图5为本发明一实施例所提供的灵敏放大器的仿真波形图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
图1为灵敏放大器的示意图，如图1所示，所述灵敏放大器包括一参考电流支路和一存储单元电流支路，通过比较参考电流支路与存储单元电流支路输出“0”或“1”信号。
在图1中，所述参考电流支路包括四个晶体管m1、m2、m3以及m4，所述存储单元电流支路包括四个晶体管m5、m6、m7以及m8，io-top与io-bot为两个输入端，dob与do为两个输出端，vss为接地端，使能信号的反相信号saenb通过反相器c输出使能信号sen，提供至不同的晶体管。另外，还包括连接所述反相器c的输出端与晶体管m4、m8的晶体管m9。在两个输入端io-top与io-bot输出差分信号，通过比较参考电流支路与存储单元电流支路输出“0”或“1”信号。
但是，随着先进工艺的发展，电源电压进一步下降，要求灵敏放大器对噪声的抗干扰能力进一步提高，特别是在设计高速读取电路的时候，如何增大灵敏放大器的差分输入电压，有利于抗干扰以及提升速度性能。
发明人经过进一步研究，提出一种灵敏放大器，在第一输入端与第一输出端之间设置第一反馈放大电路，在第二输入端与第二输出端之间设置第二反馈放大电路，所述第一反馈放大电路用于放大所述第一输出端的输出信号，所述第二反馈放大电路用于放大所述第二输出端的输出信号；在第一输入端与第二输入端输入的差分信号经过灵敏放大器产生输出信号，输出信号经过第一反馈放大电路或第二反馈放大电路，下拉第一输入端与第二输入端中的其中一个输入端的电压信号，从而增大两个输入端的差分电压，有利于提高灵敏放大器的抗干扰能力以及提升灵敏放大器的速度性能，从而实现高度灵敏放大器的设计。
请参考图2，其为本发明一实施例所提供的灵敏放大器的示意图。如图2所示，所述灵敏放大器，包括彼此连接的参考电流支路10与存储单元电流支路20，所述参考电流支路10具有第一输入端io-top与第一输出端dob，所述存储单元电流支路20具有第二输入端io-bot与第二输出端do，所述第一输入端io-top通过第一反馈放大电路11直接与所述第一输出端dob相连接，所述第二输入端io-bot通过第二反馈放大电路21直接与所述第二输出端do相连接，所述第一反馈放大电路11用于放大所述第一输出端dob的输出信号，所述第二反馈放大电路21用于放大所述第二输出端do的输出信号。
所述参考电流支路10与所述存储单元电流支路20镜像对称设计。所述参考电流支路包括四个晶体管；第一晶体管t1的第一电极与第二晶体管t2的第一电极相连接，所述第一晶体管t1的第二电极、所述第二晶体管t2的第二电极以及第三晶体管t3的第二电极连接至第二输出端do，所述第一晶体管t1的栅极连接至使能信号sen；所述第二晶体管t2的栅极、第三晶体管t3的栅极连接至第一输出端dob；所述第三晶体管t3的第一电极与第四晶体管t4的第二电极相连接；所述第四晶体管t4的栅极连接至第一输入端io-top。
所述存储单元电流支路20包括四个晶体管；第五晶体管t5的第一电极与第六晶体管t6的第一电极相连接，所述第五晶体管t5的第二电极、所述第六晶体管t6的第二电极以及第七晶体管t7的第二电极连接至第一输出端dob，所述第五晶体管t5的栅极连接至使能信号sen；所述第六晶体管t6的栅极、第七晶体管t7的栅极连接至第二输出端do；所述第七晶体管t7的第一电极与第八晶体管t8的第二电极相连接；所述第八晶体管t8的栅极连接至第二输入端io-bot，所述第八晶体管t8的第一电极与所述第四晶体管t4的第一电极相连接。
所述第一晶体管t1的第一电极、第二晶体管t2的第一电极、第五晶体管t5的第一电极、第六晶体管t6的第一电极相连接。
所述灵敏放大器还包括第九晶体管t9，所述第九晶体管t9的栅极连接至使能信号sen，所述第九晶体管t9的第一电极接地，所述第九晶体管t9的第二电极与所述第四晶体管t4的第一电极、所述第八晶体管t8的第一电极相连接。其中，所述第一电极为源极或漏极中的其中一个电极，所述第二电极为源极或漏极中的另一个电极，例如，若所述第一电极为源极，则所述第二电极为漏极；若所述第一电极为漏极，则所述第二电极为源极。
在本发明所提供的灵敏放大器中，通过在第一输入端io-top与第一输出端dob之间设置第一反馈放大电路11，在第二输入端io-bot与第二输出端do之间设置第二反馈放大电路21，在第一输入端io-top与第二输入端io-bot的差分信号经过灵敏放大器产生小信号的输出信号，所述输出信号经过第一反馈放大电路11或第二反馈放大电路21，下拉第一输入端io-top与第二输入端io-bot中的其中一个输入端的电压信号，从而增大两个输入端的差分电压，有利于抗干扰以及提升灵敏放大器的速度性能，从而实现高度灵敏放大器的设计。
所述第一反馈放大电路11与第二反馈放大电路21的作用是放大输出信号，下拉两个输入端中的其中一个输入端的电压信号，从而增大两个输入端的差分信号，从而有利于提高灵敏放大器的抗干扰以及提升灵敏放大器的速度性能。本发明对第一反馈放大电路11或第二反馈放大电路21的实际电路并不做具体限定，以达到上述目的为准。本发明给出第一反馈放大电路与第二反馈放大电路的优选的具体电路，以下通过具体实施例进行说明。
请参考图3，其为本发明一实施例所提供的灵敏放大器的优选电路示意图。如图3所示，所述灵敏放大器，包括彼此连接的参考电流支路100与存储单元电流支路200，所述参考电流支路100具有第一输入端io-top与第一输出端dob，所述存储单元电流支路200具有第二输入端io-bot与第二输出端do，所述第一输入端io-top通过第一反馈放大电路110直接与所述第一输出端dob相连接，所述第二输入端io-bot通过第二反馈放大电路210直接与所述第二输出端do相连接，所述第一反馈放大电路110用于放大所述第一输出端dob的输出信号，所述第二反馈放大电路210用于放大所述第二输出端do的输出信号。
所述第一反馈放大电路110或第二反馈放大电路210包括反相器与晶体管，所述第一反馈放大电路110包括第一反相器c1与第十二晶体管p1，所述第二反馈放大电路21包括第二反相器c2与第十三晶体管p2。所述第一反相器c1的输入端连接至所述第一输出端dob，所述第一反相器c1的输出端连接至所述第十二晶体管p1的栅极，所述第十二晶体管p1的漏极连接至所述第一输入端io-top，所述第十二晶体管p1的源极连接至接地端vss。所述第二反相器c2的输入端连接至所述第二输出端do，所述第二反相器c2的输出端连接至所述第十三晶体管p2的栅极，所述第十三晶体管p2的漏极连接至所述第二输入端io-bot，所述第十三晶体管p2的源极连接至接地端vss。优选的，所述第十二晶体p1与所述第十三晶体管p2均为pmos管。
所述参考电流支路100与所述存储单元电流支路200镜像对称设计。所述参考电流支路100包括五个晶体管；第一晶体管t1的第一电极与第二晶体管t2的第一电极相连接，所述第一晶体管t1的第二电极、所述第二晶体管t2的第二电极以及第三晶体管t3的第二电极连接至第二输出端do，所述第一晶体管t1的栅极与第五晶体管t5的栅极连接至使能信号sen；所述第二晶体管t2的栅极、第三晶体管t3的栅极连接至第一输出端dob；所述第三晶体管t3的第一电极、第四晶体管t4的第二电极、所述第五晶体管t5的第二电极相连接；所述第四晶体管t4的栅极连接至第一输入端io-top；所述第五晶体管t5的第一第一电极连接至电源电压vdd。
所述存储单元电流支路200包括五个晶体管；第六晶体管t6的第一电极与第七晶体管t7的第一电极相连接，所述第六晶体管t6的第二电极、所述第七晶体管t7的第二电极以及第八晶体管t8的第二电极连接至第一输出端dob，所述第六晶体管t6的栅极、第十晶体管t10的栅极连接至使能信号sen；所述第七晶体管t7的栅极、第八晶体管t8的栅极连接至第二输出端do；所述第八晶体管t8的第一电极、第九晶体管t9的第二电极与所述第十晶体管t10的第二电极相连接；所述第九晶体管t9的栅极连接至第二输入端io-bot，所述第九晶体管t9的第一电极与所述第四晶体管t4的第一电极相连接；所述第十晶体管t10的第一电极连接至电源电压vdd。
所述第一晶体管t1的第一电极、第二晶体管t2的第一电极、第六晶体管t6的第一电极、第七晶体管t7的第一电极相连接，并连接至电源vdd。
所述灵敏放大器还包括第十一晶体管t11，所述第十一晶体管t11的栅极连接至使能信号sen，所述第十一晶体管t11的第一电极连接至接地端vss，所述第十一晶体管t11的第二电极与所述第四晶体管t4的第一电极、所述第九晶体管t9的第一电极相连接。另外，在本实施例中，所述灵敏放大器还包括一第三反相器c3，在所述第三反相器c3的输入端输入使能信号的反相信号saenb，在所述第三反相器c3的输出端输出使能信号sen，以向所述第一晶体管t1的栅极、所述第五晶体管t5的栅极、所述第六晶体管t6的栅极、所述第十晶体管t10的栅极以及所述第十一晶体管t11的栅极提供使能信号sen。其中，所述第一电极为源极或漏极中的其中一个电极，所述第二电极为源极或漏极中的另一个电极，例如，若所述第一电极为源极，则所述第二电极为漏极；若所述第一电极为漏极，则所述第二电极为源极。
所述灵敏放大器的工作时序包括三个阶段：
预充电阶段d1：对所述灵敏放大器第一输入端与第二输入端进行充电；
电压差分阶段d2：在所述灵敏放大器的第一输入端与第二输入端之间形成差分电压差；
工作阶段d3：开启灵敏放大器，输出信号通过第一反馈放大电路或第二反馈放大电路被放大，使得两输入端的电压差分被增强。
具体的，在所述预充电阶段d1，对所述灵敏放大器的两个输入端：第一输入端io-top与第二输入端io-bot进行充电，使两个输入端的电压相等，并维持在一个预设电平，例如，所述预设电平是电压vdd的0.8倍。
在所述电压差分阶段d2，存储器(bitcell)的开启以及参考电流(referencecurrent)的正常工作，灵敏放大器的两个输入端逐渐形成差分电压差，当给足一定时间后，差分电压达到预设计的值，随即开启灵敏放大器。所述预设计的值为开启灵敏放大器的差分电压值。
在所述工作阶段d3，使能信号开启灵敏放大器，灵敏放大器开始工作。差分电压(io_bot–io_top)的大小会决定灵敏放大器的速度性能。在给定差分电压的时候，灵敏放大器的内部经过放大，使输出信号(do/dob)发生变化。而这一变化经过第一反馈放大电路或第二反馈放大电路再次被放大(放大至pd_bot/pd_top)，下拉灵敏放大器两输入端中的一个输入端的电压，从而使两输入端的电压差被增强放大，从而进一步提高灵敏放大器的速度性能。
图4与图5为本发明一实施例所提供的灵敏放大器的仿真波形图。如图4所示，存储器(bitcell)为大电流，第二输入端io_bot端口为选中的cell通路，净电流下拉，第一输入端io_top端口为参考电压。第二输入端io_bot端口电压被下拉加快放大，在输出信号do放大到一定程度的时候，第二输入端io_bot/第一输入端io_top差分电压被增强放大，形成正反馈，速度性能提高。
如图5所示，存储器(bitcell)为小电流，第二输入端io_bot端口为选中的cell通路，净电流上拉；第一输入端io_top端口为参考电压。第一输入端io_top端口电压被下拉加快放大，在输出信号dob信号放大到一定程度的时候，第二输入端io_bot/第一输入端io_top差分电压被增强放大，形成正反馈，速度性能提高。
综上所述，本发明提供的灵敏放大器，在第一输入端与第一输出端之间设置第一反馈放大电路，在第二输入端与第二输出端之间设置第二反馈放大电路，所述第一反馈放大电路用于放大所述第一输出端的输出信号，所述第二反馈放大电路用于放大所述第二输出端的输出信号；在第一输入端与第二输入端输入的差分信号经过灵敏放大器产生输出信号，输出信号经过第一反馈放大电路或第二反馈放大电路，下拉第一输入端与第二输入端中的其中一个输入端的电压信号，从而增大两个输入端的差分电压，有利于提高灵敏放大器的抗干扰能力以及提升灵敏放大器的速度性能，从而实现高度灵敏放大器的设计。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。