本发明涉及norflash存储器领域，具体涉及一种基于串联晶体管型的改进的差分架构norflash存储单元及存储器。
背景技术：
norflash是一种非易失性的存储器，具有存储容量大、数据保存时间长的特点，其擦写次数多达10万次，数据更新速度比eeprom要快很多，在断电的情况下也能保存数据，常用来保存一些重要的配置信息。应用程序可以直接在norflash内运行，用户不必把代码再读到ram中运行。norflash的传输效率很高，在小容量时具有很高的成本效应。
intel于1988年首先开发出norflash技术flash技术是采用特殊的浮栅场效应管作为存储单元。这种场效应管的结构与普通场管有很大区别。它具有两个栅极，一个如普通场效应管栅极一样，用导线引出，称为“选择栅”；另一个则处于二氧化硅的包围之中不与任何部分相连，这个不与任何部分相连的栅极称为“浮栅”。通常情况下，浮栅不带电荷，则场效应管处于不导通状态，场效应管的漏极电平为高，则表示数据1。编程时，场效应管的漏极和选择栅都加上较高的编程电压，源极则接地，利用了热电子效应，使得信息得以保存。擦除时，源极加上较高的编程电压，选择栅接地，漏极开路。根据隧道效应和量子力学的原理，浮栅上的电子将穿过势垒到达源极，浮栅上没有电子后，就意味着信息被擦除了。
在专利us7348237b2中，提出了一种垂直栅结构的存储单元，将浮栅晶体管垂直地放置在基底之上，该浮栅晶体管包括第一源漏区和第二源漏区以及它们之间的沟道区。浮栅通过栅氧化物与沟道隔离，控制栅通过栅氧化物与浮栅隔离，源线在临近浮栅晶体管的沟道中形成并连接到第一源漏区，传输线连接到第二源漏区，字线连接到控制栅并垂直于源线。这种结构的存储单元所占面积很小，每个管子只占2f,比传统的norflash占用面积小一倍，增加了储存密度，提升了存储速度。但是，这是设计与传统的norflash工艺不符，设计难度加大，成本增多。
mlc(multi-levelcell)技术，这是intel提出的一种旨在提高存储密度的新技术。通常数据存储中存在一个阈值电压，低于这个电压表示数据0，高于这个电压表示数据1，所以一个基本存储单元（即一个场效应管）可存储一位数据（0或者1）。现在将阈值电压变为4种，则一个基本存储单元可以输出四种不同的电压，令这四种电压分别对应二进制数据00、01、10、11，则可以看出，每个基本存储单元一次可存储两位数据（00或者01或者10或者11）。如果阈值电压变为8种，则一个基本存储单元一次可存储3位数据。阈值电压越多，则一个基本存储单元可存储的数据位数也越多。这样一来，存储密度大大增加，同样面积的硅片上就可以做到更大的存储容量。不过阈值电压越多，干扰也就越严重，对设计工艺的要求很高。
在专利us6,307,781中，英飞凌公司提出了一种统一的沟道擦除/编程方法，把flash存储器阵列中的存储单元的源端连接起来。运用fn穿隧机理，使载荷子通过栅氧化层由沟道区进入浮栅，达到编程目的。由于源端是连在一起的，存储设备的栅极需要施加最负电压，比如-3v，通过共源线来选择不同的位线。由于在编程过程中有这种偏置条件，编程禁止电压（3～4v）用来隔离存储设备。然而，如果存储单元中的沟道长度按比例缩小，漏端便会产生漏电流。因此，存储单元将变得很大，存储密度降低。
在专利us6980472中，提出了串联晶体管结构的norflash存储单元，由一个存储晶体管和一个选择晶体管组成，其中存储晶体管是浮栅晶体管。当选择栅从第一电压转到第二电压时使存储栅浮置。其中，第一电压低于第二电压。在写入数据时用到了热电子注入，擦除时用到了隧道效应。由于要产生热电子，在编程时就需要更大的编程电流。该器件相邻存储状态间的电流差很小，使得管子的可靠性降低。
有鉴于此，有必要提出一种改进的norflash存储单元结构来优化这些问题。
技术实现要素：
本发明的发明目的是提供一种基于串联晶体管型的改进的差分架构norflash存储单元及存储器，不仅能够避免采用基准电路带来的准确性问题，极大提高读取的稳定性，还能有效改善nbti效应的影响，极大增加存储单元的可靠性及存储寿命。
为达到上述发明目的，本发明采用的技术方案是：一种基于串联晶体管型的改进的差分架构norflash存储单元，其包括对称分布的第一两管串联型norflash单元和第二两管串联型norflash单元，所述第一两管串联型norflash单元包括pmos晶体管m1和浮栅晶体管m2，所述pmos晶体管m1的源极连接浮栅晶体管m2的漏极，所述第二两管串联型norflash单元包括pmos晶体管m3和浮栅晶体管m4，所述pmos晶体管m3的源极连接浮栅晶体管m4的漏极，所述第一两管串联型norflash单元和第二两管串联型norflash单元上接位线bl控制电路模块和灵敏放大电路模块，所述第一两管串联型norflash单元和第二两管串联型norflash单元下接源线sl控制电路模块，所述pmos晶体管m1和m3的漏极作为存储单元的两根位线，所述浮栅晶体管m2和m4的控制栅作为存储单元的两根字线，所述浮栅晶体管m2和m4的源极作为存储单元的两根源线；
还包括跨接在两根位线的公共端以及pmos晶体管m1和m3的栅极的公共端之间的nbti恢复电路。
上文中，由于本发明采用全pmos管的差分架构norflash存储单元，其在编程及擦除操作中需要高压，因而极易受到nbti效应影响，从而影响其性能。因此，本发明提供了一种简单的nbti恢复电路。
优选地，所述nbti恢复电路包括晶体管mm1、晶体管mm0以及反相器iv0；
所述晶体管mm1的源极连接vdd，栅极连接控制信号enb，漏极连接pmos晶体管m1和m3的栅极，衬底连接vdd；
所述晶体管mm0的源极连接gnd，栅极连接使能信号en，漏极连接存储单元的两根位线；
所述反相器iv0的输入端连接使能信号en，输出端连接控制信号enb。
优选地，所述nbti恢复电路还包括一个传输门，所述传输门的左端连接sg信号端，右端连接pmos晶体管m1和m3的栅极，上端连接使能信号en。
优选地，所述传输门包括一pmos晶体管m5和一nmos晶体管m6，所述pmos晶体管m5的栅极经一反相器iv1连接到nmos晶体管m6的栅极。
优选地，所述晶体管mm1为pmos管，所述晶体管mm0为nmos管。
优选地，所述源线sl控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线bl控制电路放大模块包括第二编译码电路；
所述灵敏放大电路模块用于读取数据。
一种基于串联晶体管型的改进的差分架构norflash存储器，其特征在于：其包括nbti恢复电路、buf电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~6所述的存储单元，所述nbti恢复电路经buf电路分别跨接在各存储单元的两根位线的公共端以及pmos晶体管m1和m3的栅极的公共端之间。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
1．本发明采用差分结构，减小管子尺寸，表面上管子的数目增加了一倍，整体上对管子的要求降低，存储单元的面积变化不会很大；制造工艺与传统的norflash制造工艺相兼容，减小了设计难度，对低容量应用，面积减小，成本降低；采用差分输入方案，不需要设置基准电压源，扩大了可区分的电流范围，工作电压，温度范围扩大，可靠性增强；
2．本发明增加了nbti恢复电路，能够有效改善nbti效应的影响，极大的增加了存储单元的可靠性及存储寿命。
附图说明
图1是传统串联晶体管型的norflash存储单元结构示意图。
图2是本发明实施例一的差分架构norflash存储单元及nbti恢复电路结构示意图。
图3是本发明实施例一的存储器的结构示意图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例一：参见图1所示，传统的串联晶体管型构架由一个普通的pmos晶体管与一个浮栅晶体管组成，pmos晶体管作为选通晶体管，pmos晶体管的栅极作为存储单元的选择栅，pmos晶体管的漏极作为存储单元的位线；浮栅晶体管作为存储晶体管，包括一个浮栅和一个控制栅，控制栅作为存储单元的字线，浮栅晶体管的源极作为存储单元的源线，浮栅晶体管的漏极与pmos晶体管的源极相连。
参见图2所示，本发明在传统的串联晶体管型架构的基础上，采用差分对称结构，公开了一种基于串联晶体管型的改进的差分架构norflash存储单元，其包括对称分布的第一两管串联型norflash单元和第二两管串联型norflash单元，所述第一两管串联型norflash单元包括pmos晶体管m1和浮栅晶体管m2，所述pmos晶体管m1的源极连接浮栅晶体管m2的漏极，所述第二两管串联型norflash单元包括pmos晶体管m3和浮栅晶体管m4，所述pmos晶体管m3的源极连接浮栅晶体管m4的漏极，其中，pmos晶体管m1和m3作为选通管，所述第一两管串联型norflash单元和第二两管串联型norflash单元上接位线bl控制电路模块和灵敏放大电路模块，所述第一两管串联型norflash单元和第二两管串联型norflash单元下接源线sl控制电路模块，所述pmos晶体管m1和m3的漏极作为存储单元的两根位线，所述浮栅晶体管m2和m4的控制栅作为存储单元的两根字线，所述浮栅晶体管m2和m4的源极作为存储单元的两根源线；
还包括跨接在两根位线的公共端以及pmos晶体管m1和m3的栅极的公共端之间的nbti恢复电路。
上文中，由于本发明采用全pmos管的差分架构norflash存储单元，其在编程及擦除操作中需要高压，因而极易受到nbti效应影响，从而影响其性能。因此，本发明提供了一种简单的nbti恢复电路。
本实施例中，所述nbti恢复电路包括晶体管mm1、晶体管mm0以及反相器iv0，辅以电源电压和地电压构成；
所述晶体管mm1的源极连接vdd，栅极连接控制信号enb，漏极连接pmos晶体管m1和m3的栅极，衬底连接vdd；
所述晶体管mm0的源极连接gnd，栅极连接使能信号en，漏极连接存储单元的两根位线；
所述反相器iv0的输入端连接使能信号en，输出端连接控制信号enb。
具体地，使能信号en保持低电平时，晶体管mm1和mm0都保持关断状态，nbti恢复电路不工作。当存储单元执行过编程或者擦除操作后，选通管m1及m3的栅极和漏极保持了一段时间的高压反差，从而受到强烈的nbti效益影响，直接影响两个晶体管的使用寿命及性能，而这时如果启动nbti恢复电路，即使能信号en施加高电平vdd，晶体管mm0工作，迅速对位线bl放电，降低其电平；同时晶体管mm1工作，电路对选通管的栅极充电，迅速将其拉至vdd，这样有效地加速了pmos选通管m1和m3的nbti效应恢复速度，有效抑制了pmos选通管阈值电压的负向漂移，提高了电平转换电路的性能与可靠性。
为了不让en端信号和sg端信号互不干扰，提高稳定性，所述nbti恢复电路还包括一个传输门，所述传输门的左端连接sg信号端，右端连接pmos晶体管m1和m3的栅极，上端连接使能信号en。
所述传输门包括一pmos晶体管m5和一nmos晶体管m6，所述pmos晶体管m5的栅极经一反相器iv1连接到nmos晶体管m6的栅极。
所述晶体管mm1为pmos管，所述晶体管mm0为nmos管。
所述源线sl控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线bl控制电路放大模块包括第二编译码电路；
所述灵敏放大电路模块用于读取数据。
参见图3所示，在每一个存储单元中添加nbti恢复电路不可能实现，因为这会加倍增加存储器的面积。因而在实际运用中，我们可以共享使用nbti恢复电路，将nbti电路抽离，修改恢复电路器件的尺寸，添加buf电路增强驱动能力，在驱动能力满足的基础上，我们可以用恢复电路同时驱动选中块的存储单元，同时恢复各存储单元的选通管，提高存储单元的使用寿命及稳定性。
具体为，一种基于串联晶体管型的改进的差分架构norflash存储器，其特征在于：其包括nbti恢复电路、buf电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~6所述的存储单元，所述nbti恢复电路经buf电路分别跨接在各存储单元的两根位线的公共端以及pmos晶体管m1和m3的栅极的公共端之间。
本发明的工作原理为：在擦除状态时，cg端加上一个负电压，他们的衬底加上相应的高电压，根据隧道效应和量子力学的原理，浮栅上的电子将穿过势垒到达源极，浮栅上没有电子后，就意味着信息被擦除了。
编程状态时，当sg端给一个低电平时，pmos晶体管m1和m3导通，存储单元工作。在cg端加上一个编程高压vpp1，源线sl1接0，sl2接一个略低于vpp1的电压vpp2，位线bl也接vpp2，这时左边m1和m2支路工作，利用热电子效应，电子被注入浮栅晶体管m2的浮栅fg1，由于浮栅为负，控制栅为正，在存储器电路中，源线sl1接0，所以相当于场效应管导通，漏极电平为低，即数据0被写入；右边支路m3和m4支路也工作，但是由于位线bl2接了电压vpp2，电子没有被注入浮栅晶体管m4的浮栅fg2，由于位线bl2与源线sl2都接的vpp2，所以浮栅晶体管m4不导通，m4的漏极仍然为高电平，被写入1。这时我们定义整体差分存储架构被写入0。同理，如果位线bl施加电压vpp2，源线sl1接vpp2，源线sl2接0，则浮栅晶体管m2不导通，浮栅晶体管m2的漏极为高电平，被写入1，而浮栅晶体管m4导通，浮栅晶体管m4的漏极位低电平，被写入0，这种情况下我们定义整体差分存储架构被写入1。
读取状态时，sg端给低电平，pmos晶体管m1和m3导通，存储单元工作。在cg端施加一个读取电压vcc，源线sl接低电平，位线bl端接一个电压vss，保证浮栅晶体管m2和m4都导通。浮栅在没有电子的状态下（数据为1）下，源极和漏极之间由于大量的电子流动，就会产生电流；而浮栅有电子的状态（数据位0）下，沟道中传导的电子就会减少，因为施加在栅极的电压被浮栅电子吸收后，很难对沟道产生影响。把两条支路电流i1和i2输入灵敏放大器，如果i1<i2，则读出0；如果i1>i2，则读出1。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。