本发明涉及半导体集成电路领域，特别是涉及一种SONOS(Silicon–Oxide–Nitride–Oxide–Silicon闪速存储器)读余量一致性的灵敏放大器电路。
背景技术：
在纯5V工艺平台上，EEPROM(Electrically Erasable Programmable read only memory电可擦可编程只读存储器)的电源电压范围为：2.0V～5.5V。
现在SONOS使用的灵敏放大器如图1所示，其工作过程如下：
当选中SONOS单元读时：
先对bl端充电。SONOS单元漏端电位受反相器inv1控制，节点cl端的电位被钳位在反相器inv1的翻转点附近。在预充电时，PMOS晶体管P3，P4关闭。
预充电结束后，PMOS晶体管P3打开。如果读取SONOS擦除后的单元，dl端的电位会快速下降，PMOS晶体管P4打开，使得PMOS晶体管P4的漏端电位被上拉到电源电压端vpwr，使得输出端Dout输出为0；如果读取SONOS写入后的单元，dl端电位不会被下拉，使得PMOS晶体管P4不能打开，PMOS晶体管P4的漏端继续为0电位，输出端Dout输出保持为1。
该灵敏放大器中PMOS晶体管P1的镜像电流，只要保证在读SONOS写入后的单元时，dl端的电位不往下掉，却又能被读SONOS擦除后的单元下拉就行。NMOS晶体管N1管的镜像电流同样只需一个小电流，当读1时，PMOS晶体管P4关闭，能把PMOS晶体管P4的漏端下拉到0。
在纯5V工艺中，灵敏放大器的电源电压端vpwr的电压为：2.0V～5.5V。电压范围较广，在对读选中列作预充电时，cl处的稳定电压点会有较大的浮动，影响SONOS单元在不同电压下，读余量的一致性。即低电压读SONOS写入后的单元有较好的读余量，高电压读SONOS擦除后的单元有较好的读余量。
技术实现要素：
本发明要解决的技术问题是提供一种灵敏放大器电路，在读VTP(SONSO单元写1后的读余量)，VTE(SONSO单元擦除后的读余量)时能具有更好的一致性。
为解决上述技术问题，本发明的灵敏放大器电路，包括：第一PMOS晶体管至第五PMOS晶体管；第二PMOS晶体管至第四PMOS晶体管的源极与电源电压端vpwr相连接，第三PMOS晶体管的栅极输入信号预充电的反信号preb，第二PMOS晶体管的栅极输入P型镜像电流栅极端电压信号pbias，第四PMOS晶体管的栅极输入第一与非门的输出信号senseb；第二PMOS晶体管的漏极与第一PMOS晶体管的源极相连接，第一PMOS晶体管的栅极输入读时间控制信号saen1的反信号saen1b，第四PMOS晶体管的漏极与第五PMOS晶体管的源极相连接，第三PMOS晶体管的漏极与第一PMOS晶体管的漏极、第五PMOS晶体管的栅极和第一NMOS晶体管的漏极相连接，其连接的节点记为dl，第一NMOS晶体管的源极与第一反相器的输入端和列选择电路CMUX的一端相连接，其连接的节点记为cl，第一反相器的输出端与第一NMOS晶体管的栅极相连接；第四NMOS晶体管作为闪速存储器SONOS，列选择电路CMUX的另一端与第四NMOS晶体管的漏极相连接，其连接的节点记为bl，第四NMOS晶体管的栅极输入SONOS单元栅极门电位控制信号wls，第五NMOS晶体管作为SONOS单元选择管，第四NMOS晶体管的源极与第五NMOS晶体管的漏极相连接，第五NMOS晶体管的栅极输入字线选择信号wl，第五NMOS晶体管的源极接地；
第五PMOS晶体管的漏极与第二NMOS晶体管的漏极、第三NMOS晶体管的漏极和第二反相器的输入端相连接，第二NMOS晶体管的栅极输入N型镜像电流栅极端电压信号nbias，第三NMOS晶体管的栅极输入读时间控制信号saen1的反信号saen1b，第二NMOS晶体管的源极和第三NMOS晶体管的源极接地；第二反相器的输出端作为电路的输出端Dout；
第一与非门的一输入端输入预充电的反信号preb，另一输入端输入读时间控制信号saen1，其输出端的输出信号记为senseb；其特征在于，还包括：
第六PMOS晶体管的源极与电源电压端vpwr相连接，其漏极和栅极与第六NMOS晶体管的栅极相连接，第六NMOS晶体管的漏极与所述第一反相器的输出端相连接，第六NMOS晶体管的源极与第七NMOS晶体管的漏极相连接，第七NMOS晶体管的栅极输入读时间控制信号saen1，第七NMOS晶体管的源极接地。
采用本发明的灵敏放大器电路，在电源电压vpwr的全电压范围内，节点cl端的电压会更收敛，读VTP，VTE会有更好的一致性。既能改善读的干扰，也对EEPROM的可靠性有益。有助于产品良率的提升。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的灵敏放大器电路原理图；
图2是改进后的灵敏放大器电路一实施例原理图。
具体实施方式
结合图2所示，为了在电源电压vpwr整体电压范围内，读余量具有较好的一致性，节点cl端需要有更稳定的电压范围。比较图1和图2可知，改进后的灵敏放大器电路在下面的实施例中，采用了如下方式，调整第一反相器inv1输出端的控制。增加了三个晶体管，即PMOS晶体管PM1，NMOS晶体管NM1、NM2。不读的时候，关闭NMOS晶体管NM2，避免出现第一反相器inv1中的PMOS晶体管，经NMOS晶体管NM1、NM2到地的通路。
NMOS晶体管NM1的栅极端neta，受PMOS晶体管PM1控制，电压为电源电压vpwr减去PMOS管阈值电压vth(PM1)。当电源电压vpwr变大，neta的电压也变大，NMOS晶体管NM1的下拉能力相应增加，能抑制随着电源电压vpwr的上升，节点cl端电压的上升。
PMOS晶体管PM1能补偿部分第一反相器inv1中PMOS晶体管工艺角的影响。当第一反相器inv1中PMOS晶体管工艺角变快，则第一反相器inv1中PMOS晶体管上拉能力变强，但neta的电压在工艺角变快条件下也更高，NMOS晶体管NM1的下拉能力也会增强。
改进后的灵敏放大器电路，在电源电压vpwr的全电压范围内，节点cl端的电压会更收敛，读VTP，VTE会有更好的一致性。
结合图2所示，改进后的灵敏放大器电路，在下面的实施例中电路结构如下：
PMOS晶体管P1至P3的源极与电源电压端vpwr相连接，PMOS晶体管P2的栅极输入预充电的反信号preb，PMOS晶体管P1的栅极输入P型镜像电流栅极端电压信号pbias，PMOS晶体管P3的栅极输入第一与非门的输出信号senseb。
PMOS晶体管P1的漏极与PMOS晶体管P0的源极相连接，PMOS晶体管P0的栅极输入读时间控制信号saen1的反信号saen1b。PMOS晶体管P3的漏极与PMOS晶体管P4的源极相连接。
PMOS晶体管P2的漏极与PMOS晶体管P0的漏极、PMOS晶体管P4的栅极和NMOS晶体管N0的漏极相连接，其连接的节点记为dl。NMOS晶体管M0的源极与第一反相器inv1的输入端和列选择电路CMUX的一端相连接，其连接的节点记为cl(比如cmux是8选1，cl就是1这头)，第一反相器inv1的输出端与NMOS晶体管N0的栅极相连接。列选择电路CMUX的另一端与SONOS(可以理解为N型的MOS管)的漏极相连接，其连接的节点记为bl(比如cmux为8选1，cmux的8就分别连接8列bl，bl上都接着SONOS单元。这样，bl节点就要写为bl<7:0>)。SONOS的栅极输入SONOS单元栅极门电位控制信号wls，SONOS的源极与SONOS单元选择管(NMOS晶体管)fnpass的漏极相连接，SONOS单元选择管fnpass的栅极输入字线控制信号wl，SONOS单元选择管fnpass的源极接地。
PMOS晶体管P4的漏极与NMOS晶体管N1、N2的漏极和第二反相器inv2的输入端相连接，NMOS晶体管N1的栅极输入N型镜像电流栅极端电压信号nbias，NMOS晶体管N2的栅极输入读时间控制信号saen1的反信号saen1b，NMOS晶体管N1、N2的源极接地；第二反相器inv2的输出端作为电路的输出端Dout。
第一与非门的一输入端输入信号预充电的反信号preb，另一输入端输入读时间控制信号saen1，其输出端的输出信号记为senseb。
PMOS晶体管PM1的源极与电源电压端vpwr相连接，其漏极和栅极与NMOS晶体管NM1的栅极相连接，NMOS晶体管NM1的漏极与所述第一反相器inv1的输出端相连接，NMOS晶体管NM1的源极与NMOS晶体管NM2的漏极相连接。NMOS晶体管NM2的栅极输入读时间控制信号saen1，其源极接地。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。