半导体存储装置和用于控制半导体存储装置的方法与流程

通过引用将2017年9月21日提交的日本专利申请no.2017-181448的公开(包括说明书、附图和摘要)整体地并入本文。

本发明涉及半导体存储装置和用于控制半导体存储装置的方法，并且更具体地，涉及具有验证功能的半导体存储装置和用于控制半导体存储装置的方法。

背景技术：

近年来，许多闪速存储器已被用作非易失性半导体存储装置。这种闪速存储器执行验证处理以确定写入操作和擦除操作的正确性。例如，在写入验证处理中，到存储器单元的写入数据是期望值，通过读取写入存储器单元中的数据而获得的读取数据被与期望值进行比较，并且写入操作的正确性由写入数据和读取数据之间匹配或者不匹配来确定。

日本未审查专利公开no.2004-318941(专利文献1)公开了一种涉及具有分层位线结构的半导体存储装置的技术。在专利文献1中公开的半导体存储装置中，存储器阵列被划分，并且位线具有分层结构，从而使得可以减小感测放大器的输入负载电容。因此，可以增强半导体存储装置的读取速度。

技术实现要素：

在专利文献1中公开的半导体存储装置中，与感测放大器分开地提供一个验证放大器。此外，使用一个验证放大器执行每个存储器单元的验证处理。验证处理以块为单位来执行；因此，在专利文献1中公开的半导体存储装置中，使用一个验证放大器，以块为单位按顺序(串行地)执行验证处理。

然而，近年来半导体存储装置的存储器容量一直在稳步增加。因此，在如专利文献1中公开的半导体存储装置中那样以块为单位按顺序执行验证处理的情况下，存在验证处理需要很多时间的问题。

根据本说明书的描述和附图，其它问题和新颖特征将变得明显。

根据一个实施例的半导体存储装置包括多个单位存储器阵列，每个单位存储器阵列包括多个存储器块、感测放大器和验证电路。当半导体存储装置执行验证处理时，将对应于验证数据的脉冲施加到每个存储器块的每个存储器单元，并且将对应于验证数据的期望值设置到每个验证电路。每个验证电路通过将由感测放大器读取的存储数据与期望值进行比较来执行验证处理。

根据一个实施例，可以减少半导体存储装置的验证处理所需的时间。

附图说明

图1是示出使用根据实施例的半导体存储装置的半导体装置的示例的框图。

图2是示出根据第一实施例的半导体存储装置的图示。

图3是示出根据第一实施例的半导体存储装置中包括的每个验证电路的示例的电路图。

图4是用于解释根据第一实施例的半导体存储装置中的验证处理的示例的流程图。

图5是用于解释根据第一实施例的半导体存储装置中的验证处理的示例的流程图。

图6是用于解释根据第一实施例的半导体存储装置中的验证处理的示例的流程图。

图7是示出根据第二实施例的半导体存储装置的图示。

图8是示出根据第二实施例的半导体存储装置中包括的每个验证电路的示例的电路图。

图9是用于解释根据第二实施例的半导体存储装置中的验证处理的示例的流程图。

图10是示出根据第三实施例的半导体存储装置的图示。

图11是示出根据第三实施例的半导体存储装置中包括的每个验证电路的示例的电路图。

图12是用于解释根据第三实施例的半导体存储装置中的验证处理的时序图。

图13是用于解释根据现有技术的半导体存储装置的图示。

图14是用于解释根据现有技术的半导体存储装置中的验证处理的流程图。

具体实施方式

<使用半导体存储装置的半导体装置的描述>

首先，将描述使用根据实施例的半导体存储装置的半导体装置的示例。图1是示出使用根据实施例的半导体存储装置的半导体装置的示例的框图。图1中所示的半导体装置例如是微计算机mcu。

使用cmos(互补金属氧化物半导体)技术将图1中所示的微计算机mcu形成在例如由单晶硅制成的单个半导体芯片上。如图1中所示，微计算机mcu包括中央处理单位cpu、随机访问存储器ram和闪速存储器模块fmdl。中央处理单位cpu包括指令控制单位和执行单位，并执行各种指令。随机访问存储器ram用作例如中央处理单位cpu的工作区域。闪速存储器模块fmdl被提供为用于存储数据和程序的非易失性存储器模块。

微计算机mcu还包括直接存储器访问控制器dmac、总线接口电路bif、闪速定序器fsqc、外部i/o端口prt、定时器tmr、时钟脉冲生成器cpg、高速总线hbus和外围总线pbus。

总线接口电路bif执行高速总线hbus和外围总线pbus的总线接口控制或总线桥控制。闪速定序器fsqc对闪速存储器模块fmdl执行命令访问控制。时钟脉冲生成器cpg生成用于控制微计算机mcu的内部时钟clk。

但是微计算机mcu的总线结构没有特别限制；在图1中，提供了高速总线hbus和外围总线pbus。尽管没有限制，但高速总线hbus和外围总线pbus均包括数据总线、地址总线和控制总线。通过提供高速总线hbus和外围总线pbus的两条总线；与所有电路与公共总线的公共耦合相比，可以减轻总线上的负载，从而确保高速访问操作。

中央处理单位cpu、直接存储器访问控制器dmac、总线接口电路bif、随机访问存储器ram和闪速存储器模块fmdl耦合到高速总线hbus。闪速定序器fsqc、外部i/o端口prt、定时器tmr和时钟脉冲生成器cpg耦合到外围总线pbus。

微计算机mcu还包括耦合到振荡器或被供应外部时钟的时钟端子xtal/extal、用于指定待机状态的外部硬件待机端子stby、用于指定复位的外部复位端子res、外部电源端子vcc和外部接地端子vss。

虽然作为逻辑电路的闪速定序器fsqc和具有阵列结构的闪速存储器模块fmdl是使用不同的cad工具设计的并且因此为了方便起见在图1中示为分开的电路块，但是两个电路块构造一个闪速存储器。

闪速存储器模块fmdl通过只读高速访问端口hacsp耦合到高速总线hbus。cpu或dmac可以通过高速总线hbus通过高速访问端口hacsp对闪速存储器模块fmdl进行读取访问。当对闪速存储器模块fmdl进行写入访问和初始化访问时，cpu或dmac通过总线接口bif和外围总线pbus向闪速定序器fsqc发出命令。响应于该命令，闪速定序器fsqc通过外围总线pbus通过低速访问端口lacsp对闪速存储器模块fmdl执行初始化控制和写入控制。

下面描述的半导体存储装置对应于图1中所示的半导体装置(微计算机mcu)中使用的闪速存储器模块fmdl。在下文中，将描述根据第一至第三实施例的半导体存储装置。

第一实施例

在下文中，将参考附图来描述根据第一实施例的半导体存储装置和用于控制半导体存储装置的方法。图2是示出根据本实施例的半导体存储装置的图示。如图2中所示，根据本实施例的半导体存储装置1包括存储器块11_0至11_2n+1、感测放大器块12_0至12_m、字线驱动器13、读取数据选择器14、写入电路15、数据锁存电路16、数据控制电路21、地址控制电路23和验证控制电路28。在这种情况下，n是0或更大的整数。此外，m是0或更大的整数。整数n和m具有m＝n的关系。n和m的定义在下文中也适用于本说明书。此外，在本说明书中，当一般地称为构成元件时，例如，它们被描述为“存储器块11”而不使用n、m。

例如，一对存储器块11_0、11_1(下文中也称为存储器块blk_0、blk_1)和感测放大器块12_0构造单位存储器阵列10_0。感测放大器块12_0布置在存储器块11_0(blk_0)与存储器块11_1(blk_1)之间。

存储器块blk_0包括多个存储器单元mc_0。在图2中，为简单起见，在一个存储器块blk_0中仅示出了一个存储器单元mc_0。这同样适用于其它存储器块blk_1至2n+1。存储器单元mc_0是电可擦除/可写非易失性存储器单元。存储器单元mc_0耦合到字线wl_0和子位线bl_0。

类似地，存储器块blk_1包括多个存储器单元mc_1。存储器单元mc_1是电可擦除/可写非易失性存储器单元。存储器单元mc_1耦合到字线wl_1和子位线bl_1。

在该实施例中，存储器单元mc_0、mc_1的构造包括但不限于例如堆叠栅极结构和分裂栅极结构。堆叠栅极结构是包括源极、漏极、沟道和在沟道之上彼此绝缘地堆叠的浮置栅极和控制栅极的结构。分裂栅极结构是包括源极、漏极、沟道以及在沟道之上彼此相邻地形成且彼此绝缘的选择栅极和存储器栅极的结构。

感测放大器块12_0包括感测放大器hsa_0和验证电路25_0(以下也称为验证电路vf_0)。感测放大器hsa_0读取存储在每个存储器单元mc_0、mc_1中的数据。验证电路vf_0验证存储在每个存储器单元mc_0、mc_1中的数据。

存储器块blk_0的子位线bl_0耦合到感测放大器hsa_0的一个输入端子。虽然为了方便起见，在图2中所示的构造中将一个子位线bl_0耦合到感测放大器hsa_0的一个输入端子，但是多个子位线bl_0选择性地耦合到该实施例中的感测放大器hsa_0的一个输入端子。例如，列选择电路(未示出)设在感测放大器hsa_0的一个输入端子与多个子位线bl_0之间。通过使用列选择电路，可以选择性地将多个子位线bl_0中的一个子位线bl_0耦合到感测放大器hsa_0的一个输入端子。

存储器块blk_1的子位线bl_1耦合到感测放大器hsa_0的另一输入端子。虽然为了方便起见，在图2中所示的构造中将一个子位线bl_1耦合到感测放大器hsa_0的另一输入端子，但是多个子位线bl_1选择性地耦合到该实施例中的感测放大器hsa_0的另一输入端子。例如，列选择电路(未示出)设在感测放大器hsa_0的另一输入端子与多个子位线bl_1之间。通过使用列选择电路，可以选择性地将多个子位线bl_1中的一个子位线bl_1耦合到感测放大器hsa_0的另一输入端子。

例如，当读取存储在存储器单元mc_0中的数据时，感测放大器hsa_0的一个输入端子耦合到子位线bl_0，而另一输入端子耦合到参考。基于该子位线bl_0与参考之间的电位差，感测放大器hsa_0读取存储在存储器单元mc_0中的数据。感测放大器hsa_0的输出端子耦合到读出主位线gblr，并且从感测放大器hsa_0输出的读取数据通过读出主位线gblr被供应给读取数据选择器14。

此外，感测放大器hsa_0的输出端子耦合到验证电路vf_0。验证电路vf_0通过将存储在存储器单元mc_0中并由感测放大器hsa_0读取的数据与期望值vctrl进行比较来执行验证处理。期望值vctrl是使用验证控制电路28设置到验证电路vf_0的值。稍后将描述验证电路vf_0的细节。

在图2中，为了简单起见，在一个感测放大器块12_0中示出了一个感测放大器hsa_0和一个验证电路vf_0。然而，在根据本实施例的半导体存储装置中，在一个感测放大器块12_0中提供感测放大器hsa_0和验证电路vf_0的多种组合，并且感测放大器hsa_0和验证电路vf_0的组合的数量随着存储器块blk_0、blk_1中的存储器单元mc_0、mc_1的数量增加而增加。

虽然已经描述了包括一对存储器块11_0、11_1(blk_0、blk_1)和感测放大器块12_0的单位存储器阵列10_0的构造，但是这同样适用于其它单位存储器阵列10_1至10_m的构造。

写入电路15生成要写入每个存储器单元mc_0至mc_2n+1的数据。由写入电路15生成的写入数据通过使用写入主位线gblw传送到每个存储器块blk_0至blk_2n+1。每个存储器块blk_0至blk_2n+1的子位线bl_0至bl_2n+1通过每个开关sw_0至sw_2n+1耦合到写入主位线gblw。也就是说，通过写入主位线gblw传送的写入数据通过每个开关sw_0至sw_2n+1的导通/断开控制被选择性地传送到子位线bl_0至bl_2n+1。

因此，根据该实施例的半导体存储装置具有分层位线结构，并且通过写入主位线gblw传送的写入数据通过开关sw_0至sw_2n+1的导通/断开制被选择性地传送到要写入写入数据的存储器单元mc_0至mc_2n+1。当写入数据被写入存储器单元mc_0至mc_2n+1中的任何一个时，激活耦合到要写入写入数据的存储器单元mc_0至mc_2n+1的字线wl_0至wl_2n+1。

例如，当写入电路15生成的写入数据被写入存储器单元mc_0时，开关sw_0被接通，并且开关sw_1至sw_2n+1被关断。由此，写入主位线gblw耦合到存储器块blk_0的子位线bl_0。此外，激活耦合到存储器单元mc_0的字线wl_0。

此外，由于根据本实施例的半导体存储装置具有分层位线结构，所以每个感测放大器hsa_0至hsa_m可以高速操作。也就是说，在根据本实施例的半导体存储装置中，存储器阵列被分成多个存储器块11，并且为每个分开的存储器块11提供子位线bl。每个子位线bl通过开关sw被耦合到公共写入主位线gblw。因此，每个感测放大器hsa_0至hsa_m仅可以感测轻载的子位线bl，因此高速操作。

写入数据通过数据输入/输出端子22被供应给数据控制电路21。供应给数据控制电路21的写入数据被供应给数据锁存电路16。数据锁存电路16暂时地锁存从数据控制电路21顺序地供应的写入数据，然后将写入数据供应给写入电路15。

此外，从读取数据选择器14向数据控制电路21供应读取数据。从读取数据选择器14供应的读取数据通过数据输入/输出端子22输出到外部。

地址信号通过地址输入端子24被供应给地址控制电路23。供应给地址控制电路23的地址信号被供应给字线驱动器13和读取数据选择器14。字线驱动器13激活对应于从地址控制电路23供应的地址信号的字线wl_0至wl_2n+1。由此，选择对应于从地址控制电路23供应的地址信号的存储器单元mc_0至mc_2n+1。

此外，读取数据选择器14向数据控制电路21输出对应于从地址控制电路23供应的地址信号的读取数据。也就是说，多个读出主位线gblr耦合到读取数据选择器14，并且读取数据选择器14选择多个读出主位线gblr中的对应于从地址控制电路23供应的地址信号的读出主位线gblr，并将所选择的读出主位线gblr的读取数据输出到数据控制电路21。

接下来，将详细描述图2中所示的验证电路25_0至25_m(下文中也称为验证电路vf_0至vf_m)。每个验证电路vf_0至vf_m通过将由每个感测放大器hsa_0至hsa_m读取的存储器单元mc_0至mc_2n+1的数据与期望值进行比较来执行验证处理。验证控制电路28控制每个验证电路vf_0至vf_m中的验证处理。

更具体地，当对存储器块blk_0的存储器单元mc_0执行验证处理时，验证控制电路28施加对应于验证数据的脉冲以使用写入电路15将验证数据写入存储器单元mc_0。此外，验证控制电路28将对应于验证数据的期望值设置到验证电路vf_0。验证数据是擦除验证数据或写入验证数据。

例如，在擦除验证数据存储在存储器块blk_0的存储器单元mc_0中的情况下，感测放大器hsa_0的输出的期望值是高电平(“h”)。在这种情况下，验证控制电路28将高电平(“h”)设置为对应于验证电路vf_0的验证数据的期望值。

然后，感测放大器hsa_0的一个输入端子耦合到子位线bl_0，另一输入端子耦合到参考，并且读取存储在存储器单元mc_0中的擦除验证数据。然后，当感测放大器hsa_0的输出与设置的期望值(高电平“h”)匹配时，即，当感测放大器hsa_0的输出处于高电平(“h”)时，验证电路vf_0确定验证处理是正常的。另一方面，当感测放大器hsa_0的输出与设置的期望值(高电平“h”)不匹配时，即，当感测放大器hsa_0的输出处于低电平(“l”)时，验证电路vf_0确定验证处理是异常的。

在写入验证数据存储在存储器块blk_0的存储器单元mc_0中的情况下，感测放大器hsa_0的输出的期望值是低电平(“l”)。在这种情况下，验证控制电路28将低电平(“l”)设置为对应于验证电路vf_0的验证数据的期望值。其它操作与使用上述擦除验证数据的验证处理的操作相同。

此外，当对存储器块blk_1的存储器单元mc_1执行验证处理时，验证控制电路28施加对应于验证数据的脉冲以使用写入电路15将验证数据写入存储器单元mc_1。此外，验证控制电路28将对应于验证数据的期望值设置到验证电路vf_0。

例如，在擦除验证数据存储在存储器块blk_1的存储器单元mc_1中的情况下，感测放大器hsa_0的输出的期望值是高电平(“h”)。在这种情况下，验证控制电路28将高电平(“h”)设置为对应于验证电路vf_0的验证数据的期望值。

然后，感测放大器hsa_0的一个输入端子耦合到参考，另一输入端子耦合到子位线bl_1，并且读取存储在存储器单元mc_1中的擦除验证数据。然后，当感测放大器hsa_0的输出与设置的期望值(高电平“h”)匹配时，即，当感测放大器hsa_0的输出处于高电平(“h”)时，验证电路vf_0确定验证处理是正常的。另一方面，当感测放大器hsa_0的输出与设置的期望值(高电平“h”)不匹配时，即，当感测放大器hsa_0的输出处于低电平(“l”)时，验证电路vf_0确定验证处理是异常的。

另一方面，在写入验证数据存储在存储器块blk_1的存储器单元mc_1中的情况下，感测放大器hsa_0的输出的期望值是低电平(“l”)。在这种情况下，验证控制电路28将低电平(“l”)设置为对应于验证电路vf_0的验证数据的期望值。其它操作与使用上述擦除验证数据的验证处理的操作相同。

由于感测放大器hsa_0和验证电路vf_0在两个存储器块blk_0、blk_1之间共享，因此不能同时对两个存储器块blk_0、blk_1执行验证处理。因此，在根据该实施例的半导体存储装置1中，在不同的时刻(n是0或更大的整数)对偶数存储器块blk_0、blk_2、...、blk_2n与奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理。

例如，可以对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理，然后对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理。相反，可以对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理，然后对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理。

此外，例如，在根据本实施例的半导体存储装置1中，由于对包括在存储器块blk_0中的所有存储器单元mc_0执行验证处理，所以相同的验证数据被写入存储器块blk_0中包括的所有存储器单元mc_0。

例如，当擦除验证数据被写入包括在存储器块blk_0中的存储器单元mc_0时，擦除验证数据被写入存储器块blk_0的所有存储器单元mc_0。当写入验证数据被写入包括在存储器块blk_0中的存储器单元mc_0时，写入验证数据被写入存储器块blk_0的所有存储器单元mc_0。这同样适用于包括在存储器块blk_1至blk_2n+1中的其它存储器单元mc_1至mc_2n+1。

每个验证电路vf_0至vf_m中的验证处理的结果被供应给验证控制电路28。在图2中所示的构造中，每个验证电路vf_0至vf_m将每个验证电路vf_0至vf_m中的验证处理的结果顺序地(连续地)发送到验证控制电路28。在该构造中，当所有验证电路vf_0至vf_m中的验证处理的结果正常时，最终级验证电路vf_m向验证控制电路28供应指示正常性的验证结果vrslt_m。换句话说，当确定在验证电路vf_0至vf_m中的至少一个中的验证处理的结果是异常的时，最终级验证电路vf_m向验证控制电路28供应指示异常性的验证结果vrslt_m。

图3是示出根据该实施例的半导体存储装置中包括的每个验证电路的示例的电路图。如图3中所示，验证电路25_0至25_m(vf_0至vf_m)分别包括逻辑电路xnor_0至xnor_m和逻辑电路and_0至and_m。

每个逻辑电路xnor_0至xnor_m将由每个感测放大器hsa_0至hsa_m读取的存储器单元的数据与从验证控制电路28供应的期望值vctrl进行比较，并输出比较结果作为验证处理的结果。也就是说，每个逻辑电路xnor_0至xnor_m输入每个感测放大器hsa_0至hsa_m的输出out_0至out_m和从验证控制电路28供应的期望值vctrl，并且将xnor(异或的否定)供应给每个逻辑电路and_0至and_m的一个输入。从验证控制电路28供应的期望值vctrl对于所有验证电路vf_0至vf_m是公共的。

每个逻辑电路and_0至and_m输入每个逻辑电路xnor_0至xnor_m的输出和前一级中的验证处理的结果(因为验证电路25_0是第一级电路，所以“h”被设置为初始值)，并且当逻辑电路xnor_0至xnor_m的输出和前一级中的验证处理的结果都正常时，输出指示正常性的信号。

如图3中所示，验证电路vf_0至vf_m顺序地彼此耦合。更具体地，由于逻辑电路and_0至and_m顺序地彼此耦合；当所有逻辑电路xnor_0至xnor_m的输出处于高电平(指示正常性)时，所有逻辑电路and_0至and_m的输出vrslt_0至vrslt_m处于高电平(指示正常性)，并且高电平的信号作为验证结果vrslt_m被供应给验证控制电路28。

接下来，将描述每个验证电路vf_0至vf_m的具体操作。首先，将描述擦除验证的情况下的操作。在擦除验证的情况下，由于擦除验证数据存储在每个存储器块blk_0至blk_2n+1的存储器单元mc_0至mc_2n+1中，因此每个感测放大器hsa_0至hsa_m的输出的期望值为高电平(“h”)。在这种情况下，验证控制电路28将高电平(“h”)作为期望值vctrl设置到每个验证电路vf_0至vf_m。

当经过验证处理的存储器单元正常时，每个感测放大器hsa_0至hsa_m的输出处于高电平(“h”)，从而将高电平(“h”)的信号供应给每个逻辑电路xnor_0至xnor_m的一个输入。此外，由于作为期望值vctrl的高电平(“h”)的信号被供应给每个逻辑电路xnor_0至xnor_m的另一输入，所以每个逻辑电路xnor_0至xnor_m将作为验证处理的结果的高电平(“h”)的信号供应给每个逻辑电路and_0至and_m的一个输入。

此外，由于高电平(“h”)的信号被供应给第一级验证电路vf_0的逻辑电路and_0的另一输入，所以逻辑电路and_0将高电平(“h”)的验证结果vrslt_0供应到下一级逻辑电路and_1的另一输入。此外，高电平(“h”)的信号从逻辑电路xnor_1供应给验证电路vf_1的逻辑电路and_1的一个输入，并且高电平(“h”)的验证结果vrslt_0从前一级逻辑电路and_0供应给另一输入。因此，逻辑电路and_1将高电平(“h”)的验证结果vrslt_1供应给下一级逻辑电路and_2的另一输入。

因此，当经过验证处理的存储器单元都正常时，从每个逻辑电路xnor_0至xnor_m输出的信号处于高电平(“h”)，以使得每个逻辑电路and_0至and_m将作为验证结果vrslt_0至vrslt_m的高电平(“h”)的信号输出到下一级。因此，高电平(“h”)的验证结果vrslt_m被供应给验证控制电路28。

另一方面，当经过验证处理的存储器单元中的至少一个异常时，感测放大器hsa_0至hsa_m中的至少一个的输出处于低电平(“l”)。在这种情况下，由于感测放大器的输出与期望值不匹配，所以逻辑电路xnor_0至xnor_m中的至少一个的输出处于低电平(“l”)。因此，逻辑电路and_0至and_m中的被供应低电平(“l”)的信号的逻辑电路and_0至and_m输出低电平(“l”)的信号作为验证结果vrslt_0至vrslt_m，从而后续逻辑电路and的输出处于低电平(“l”)。因此，低电平(“l”)的验证结果vrslt_m被供应给验证控制电路28。

接下来，将描述在写入验证的情况下的操作。在写入验证的情况下，由于写入验证数据存储在每个存储器块blk_0至blk_2n+1的存储器单元mc_0至mc_2n+1中，因此每个感测放大器hsa_0至hsa_m的输出的期望值为低电平(“l”)。在这种情况下，验证控制电路28将低电平(“l”)作为期望值vctrl设置到每个验证电路vf_0到vf_m。

当经过验证处理的存储器单元都正常时，每个感测放大器hsa_0至hsa_m的输出处于低电平(“l”)，从而将低电平(“l”)的信号供应给每个逻辑电路xnor_0至xnor_m的一个输入。此外，由于作为期望值vctrl的低电平(“l”)的信号被供应给每个逻辑电路xnor_0至xnor_m的另一输入，所以每个逻辑电路xnor_0至xnor_m将高电平(“h”)的信号作为验证处理的结果供应给每个逻辑电路and_0至and_m的一个输入。

此外，由于高电平(“h”)的信号被供应给第一级验证电路vf_0的逻辑电路and_0的另一输入，所以逻辑电路and_0将高电平(“h”)的验证结果vrslt_0供应给下一级逻辑电路and_1的另一输入。此外，高电平信号(“h”)的信号被从逻辑电路xnor_1供应给验证电路vf_1的逻辑电路and_1的一个输入，并且高电平(“h”)的验证结果vrslt_0被从前一级逻辑电路and_0供应给另一输入。因此，逻辑电路and_1将高电平(“h”)的验证结果vrslt_1供应给下一级逻辑电路and_2的另一输入。

因此，当经过验证处理的存储器单元都正常时，从每个逻辑电路xnor_0至xnor_m输出的信号处于高电平(“h”)，以使得每个逻辑电路and_0至and_m将高电平(“h”)的验证结果vrslt_0至vrslt_m输出到下一级。因此，高电平(“h”)的验证结果vrslt_m被供应给验证控制电路28。

另一方面，当经过验证处理的存储器单元中的至少一个异常时，感测放大器hsa_0至hsa_m中的至少一个的输出处于高电平(“h”)。在这种情况下，由于感测放大器的输出与期望值不匹配，所以逻辑电路xnor_0至xnor_m中的至少一个的输出处于低电平(“l”)。因此，逻辑电路and_0至and_m中的被供应低电平(“l”)的信号的逻辑电路and_0至and_m输出低电平(“l”)的信号作为验证结果vrslt_0至vrslt_m，从而后续逻辑电路and的输出处于低电平(“l”)。因此，低电平(“l”)的验证结果vrslt_m被供应给验证控制电路28。

通过上述操作，当供应给验证控制电路28的验证结果vrslt_m处于高电平(“h”)时，确定经过验证处理的存储器单元都是正常的(验证通过)。另一方面，当供应给验证控制电路28的验证结果vrslt_m处于低电平(“l”)时，确定经过验证处理的存储器单元中的至少一个是异常的(验证失败)。因此，在根据本实施例的半导体存储装置中，可以同时执行多个存储器块blk的验证处理。

接下来，将参考图4至图6中所示的流程图来描述根据该实施例的半导体存储装置中的验证处理的流程(用于控制半导体存储装置的方法)。下面描述的验证处理的流程对于擦除验证和写入验证是公共的。

如图2中所示，在根据本实施例的半导体存储装置1中，两个存储器块blk(11)设有一个感测放大器块12。因此，当在每个单位存储器阵列10中执行验证处理时，需要在两个分开的时刻对偶数存储器块和奇数存储器块执行验证处理。

首先，将参考图4中所示的流程图来描述验证处理(第一模式)的流程。在第一模式的验证处理中，首先，验证控制电路28将对应于验证数据的脉冲施加到存储器块blk_0至blk_2n+1的存储器单元(步骤s1)。对应于验证数据的脉冲是用于向存储器块blk_0至blk_2n+1的存储器单元写入擦除验证数据的脉冲电压或用于写入写入验证数据的脉冲电压。可以将对应于验证数据的脉冲按顺序施加到存储器块blk_0至blk_2n+1，或者可以将对应于验证数据的脉冲一次施加到存储器块blk_0至blk_2n+1。

然后，验证电路vf_0至vf_m对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理(步骤s2)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当验证数据匹配期望值时确定验证处理是正常的(验证通过)。另一方面，当验证数据与期望值不匹配时，确定验证处理异常(验证失败)。

当确定偶数存储器块blk_0、blk_2、...、blk_2n中的至少一个中的验证处理异常(验证失败)时(步骤s3：否)，重复步骤s1至s2。

另一方面，当确定所有偶数存储器块blk_0、blk_2、...、blk_2n中的验证处理正常(验证通过)时(步骤s3：是)，验证电路vf_0至vf_m对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理(步骤s4)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当两者彼此匹配时，确定验证处理是正常的(验证通过)。另一方面，当两者彼此不匹配时，确定验证处理异常(验证失败)。

当确定奇数存储器块blk_1、blk_3、...、blk_2n+1中的至少一个中的验证处理异常(验证失败)时(步骤s5：否)，重复步骤s1至s4。另一方面，当确定所有奇数存储器块blk_1、blk_3、...、blk_2n+1中的验证处理正常(验证通过)时(步骤s5：是)，半导体存储装置的验证处理正常，并且验证处理结束。

接下来，将参考图5中所示的流程图来描述验证处理(第二模式)的流程。在第二模式的验证处理中，首先，验证控制电路28将对应于验证数据的脉冲施加到存储器块blk_0至blk_2n+1的存储器单元(步骤s11)。对应于验证数据的脉冲是用于向存储器块blk_0至blk_2n+1的存储器单元写入擦除验证数据的脉冲电压或用于写入写入验证数据的脉冲电压。可以将对应于验证数据的脉冲按顺序施加到存储器块blk_0至blk_2n+1，或者可以将对应于验证数据的脉冲一次施加到存储器块blk_0至blk_2n+1。

然后，验证电路vf_0至vf_m对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理(步骤s12)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当验证数据匹配期望值时确定验证处理是正常的(验证通过)。另一方面，当验证数据与期望值不匹配时，确定验证处理异常(验证失败)。

然后，验证电路vf_0至vf_m对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理(步骤s13)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当验证数据匹配期望值时确定验证处理是正常的(验证通过)。另一方面，当验证数据与期望值不匹配时，确定验证处理异常(验证失败)。

当确定存储器块blk_0至blk_2n+1中的至少一个中的验证处理异常(验证失败)时(步骤s14：否)，重复步骤s11至s13。另一方面，当确定所有存储器块blk_0至blk_2n+1中的验证处理正常(验证通过)时(步骤s14：是)，半导体存储装置的验证处理是正常的，并且验证处理结束。

在图4中所示的验证处理中，在确定偶数存储器块的验证处理正常之后，执行奇数存储器块的验证处理。在图4中所示的验证处理中，由于对应于验证数据的脉冲被施加到所有存储器块blk_0至blk_2n+1(步骤s1)；例如，当在确定偶数存储器块的验证处理正常之后确定奇数存储器块的验证处理异常时，结果，将额外脉冲施加到偶数存储器块。

另一方面，在图5中所示的验证处理中，由于共同确定偶数存储器块的验证处理的结果和奇数存储器块的验证处理的结果(参见步骤s14)，因此可以抑制额外脉冲施加到偶数存储器块。

接下来，将参考图6中所示的流程图来描述验证处理(第三模式)的流程。在第三模式的验证处理中，首先，验证控制电路28将对应于验证数据的脉冲施加到偶数存储器块blk_0、blk_2、...、blk_2n的存储器单元(步骤s21)。可以将对应于验证数据的脉冲按顺序施加到偶数存储器块blk_0、blk_2、...、blk_2n，或者可以将对应于验证数据的脉冲一次施加到偶数存储器块blk_0、blk_2、...、blk_2n。

然后，验证电路vf_0至vf_m对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理(步骤s22)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当验证数据匹配期望值时确定验证处理是正常的(验证通过)。另一方面，当验证数据与期望值不匹配时，确定验证处理异常(验证失败)。

当确定偶数存储器块blk_0、blk_2、...、blk_2n中的至少一个中的验证处理异常(验证失败)时(步骤s23：否)，重复步骤s21至s22。

另一方面，当确定所有偶数存储器块blk_0、blk_2、...、blk_2n中的验证处理正常(验证通过)时(步骤s23：是)，验证控制电路28将对应于验证数据的脉冲施加到奇数存储器块blk_1、blk_3、...、blk_2n+1的存储器单元(步骤s24)。可以将对应于验证数据的脉冲按顺序施加到奇数存储器块blk_1、blk_3、...、blk_2n+1，或者可以将对应于验证数据的脉冲一次施加到奇数存储器块blk_1、blk_3、...、blk_2n+1。

然后，验证电路vf_0至vf_m对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理(步骤s25)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当验证数据匹配期望值时确定验证处理是正常的(验证通过)。另一方面，当验证数据与期望值不匹配时，确定验证处理异常(验证失败)。

当确定奇数存储器块blk_1、blk_3、...、blk_2n+1中的至少一个中的验证处理异常(验证失败)时(步骤s26：否)，重复步骤s24至s25。

另一方面，当确定所有奇数存储器块blk_1、blk_3、...、blk_2n+1中的验证处理正常(验证通过)时(步骤s26：是)，半导体存储装置的验证处理正常，并且验证处理结束。

在图4和图5中所示的验证处理中，对应于验证数据的脉冲被施加到所有存储器块blk_0至blk_2n+1(参见图4中的步骤s1和图5中的步骤s11)。因此，即使当确定偶数存储器块和奇数存储器块中的任何一个中的验证处理异常时，也将脉冲施加到所有存储器块；因此，脉冲也被施加到被确定为正常的存储器块。另一方面，在图6中所示的验证处理中，偶数存储器块和奇数存储器块分开经过脉冲施加和验证处理。因此，可以仅将脉冲施加到偶数存储器块和奇数存储器块中的其验证处理被确定为异常的存储器块中；因此，可以抑制将额外脉冲施加到每个存储器块。

在上述图4至图6中所示的验证处理中，首先对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理，然后对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理。然而，可以以相反的顺序执行验证处理。也就是说，可以首先对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理，然后对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理。

在专利文献1中公开的半导体存储装置中，与感测放大器分开地提供一个验证放大器。此外，使用一个验证放大器执行每个存储器单元的验证处理。验证处理以块为单位来执行；因此，在专利文献1中公开的半导体存储装置中，使用一个验证放大器，以块为单位按顺序(串行地)执行验证处理。

然而，近年来半导体存储装置的存储器容量一直在稳步增加。因此，在如专利文献1中公开的半导体存储装置那样按顺序(串行地)以块为单位执行验证处理的情况下，存在验证处理需要很多时间的问题。

在下文中，将使用根据现有技术的半导体存储装置来详细地描述本申请要解决的问题。图13是用于解释根据现有技术的半导体存储装置的图示。如图13中所示，根据现有技术的半导体存储装置101包括存储器块111_0至111_2n+1、感测放大器块112_0至112_m、字线驱动器113、读取数据选择器114、写入电路115、数据锁存电路116、验证数据选择器117、验证放大器118(vsa)、数据控制电路121、数据输入/输出端子122、地址控制电路123和地址输入端子124。存储器块对111_0和111_1至111_2n和111_2n+1以及感测放大器块112_0至112_m分别构造单位存储器阵列110_0至110_m。

根据现有技术的半导体存储装置101中包括的存储器块111_0至111_2n+1、感测放大器块112_0至112_m、字线驱动器113、读取数据选择器114、写入电路115、数据锁存电路116、数据控制电路121、数据输入/输出端子122、地址控制电路123和地址输入端子124分别对应于图2中所示的半导体存储装置1中包括的存储器块11_0至11_2n+1、感测放大器块12_0至12_m、字线驱动器13、读取数据选择器14、写入电路15、数据锁存电路16、数据控制电路21、数据输入/输出端子22、地址控制电路23和地址输入端子24。因此，除了验证处理之外的操作与图2中所示的半导体存储装置1中的操作相同，并且将不再重复它们的描述。

在根据现有技术的半导体存储装置101中，当从存储器块blk的存储器单元mc读取验证数据时，存储器单元mc的子位线bl通过使用开关sw耦合到主位线gblw，以使得通过主位线gblw读取存储器单元mc的验证数据。读取验证数据由验证数据选择器117选择，然后由验证放大器(vsa)118放大。放大的验证数据由cpu(未示出)与期望值进行比较，从而确定验证处理是否正常。

图14是用于解释根据现有技术的半导体存储装置中的验证处理的流程图。当在根据现有技术的半导体存储装置101中执行验证处理时，首先，将脉冲施加到存储器块blk_0，从而将验证数据写入存储器块blk_0的存储器单元mc_0(步骤s101)。然后，对存储器块blk_0执行验证处理(步骤s102)。更具体地，开关sw_0被接通，并且存储器块blk_0的子位线bl_0耦合到主位线gblw，从而通过主位线gblw读取存储在存储器单元mc_0中的验证数据。然后，由验证放大器(vsa)118放大读取验证数据，并且将放大的验证数据与期望值进行比较，从而执行验证处理。

然后，当确定验证处理异常(验证失败)时(步骤s103：否)，重复步骤s101至s102。另一方面，当确定验证处理正常(验证通过)时(步骤s103：是)，执行下一存储器块blk_1的验证处理。

也就是说，脉冲被施加到存储器块blk_1，从而验证数据被写入存储器块blk_1的存储器单元mc_1(步骤s104)。然后，对存储器块blk_1执行验证处理(步骤s105)。更具体地，开关sw_1被接通，并且存储器块blk_1的子位线bl_1耦合到主位线gblw，从而通过主位线gblw读取存储在存储器单元mc_1中的验证数据。然后，由验证放大器(vsa)118放大读取验证数据，并且将放大的验证数据与期望值进行比较，从而执行验证处理。

然后，当确定验证处理异常(验证失败)时(步骤s106：否)，重复步骤s104至s105。另一方面，当确定验证处理正常(验证通过)时(步骤s106：是)，执行下一存储器块blk_2的验证处理。此后，重复相同的操作，从而执行存储器块blk_2至blk_2n+1的验证处理。然后，当确定最后级存储器块blk_2n+1的验证处理正常(验证通过)时(步骤s109：是)，半导体存储装置101的验证处理正常，并且验证处理结束。

因此，在根据现有技术的半导体存储装置101中，与感测放大器hsa_0至hsa_m分开地提供验证放大器(vsa)118。使用验证放大器(vsa)118执行每个存储器块blk_0至blk_2n+1的验证处理。由于仅一个验证放大器(vsa)118，因此以存储器块blk_0至blk_2n+1为单位按顺序(串行地)执行每个存储器块blk_0至blk_2n+1的验证处理(参见图14)。

但是，如上所述，由于近年来半导体存储装置的存储器容量稳定地增加；在如根据现有技术的半导体存储装置101中那样以存储器块blk_0至blk_2n+1为单位按顺序执行验证处理的情况下，存在验证处理需要很多时间的问题。

另一方面，在根据本实施例的半导体存储装置1中(参见图2)，使用包括在每个感测放大器块12_0至12_m中的感测放大器hsa_0至hsa_m来执行验证处理。也就是说，由于多个感测放大器hsa_0至hsa_m用于读取验证数据，因此可以同时对多个存储器块执行验证处理。因此，可以减少半导体存储装置的验证处理所需的时间。

由于假设根据本实施例的半导体存储装置1一次执行多个存储器块的验证处理，因此需要将相同的数据施加到经过验证处理的所有存储器块的存储器单元。例如，可以在测试操作等时执行写入验证，以便一次写入所有存储器单元(例如，在写入检查器模式时)。在以存储器块为单位擦除闪速存储器的情况下，可以执行擦除验证。

第二实施例

接下来，将描述根据第二实施例的半导体存储装置和用于控制半导体存储装置的方法。图7是示出根据第二实施例的半导体存储装置的图示。根据该实施例的半导体存储装置2与第一实施例中描述的半导体存储装置1(参见图2)的不同之处在于，验证电路vf_0至vf_m(35_0至35_m)的验证结果vrslt_0至vrslt_m各自独立地发送至验证控制电路38。由于其它与第一实施例中描述的半导体存储装置1中的相同，所以相同的构成元件由相同的附图标记表示，并且将不再重复它们的描述。

如图7中所示，验证电路vf_0至vf_m(35_0至35_m)的验证结果vrslt_0至vrslt_m各自独立地供应给验证控制电路38。图8是示出包括在根据该实施例的半导体存储装置2中的每个验证电路vf_0至vf_m(35_0至35_m)的示例的电路图。

如图8中所示，验证电路vf_0至vf_m分别包括逻辑电路xnor_0至xnor_m。每个逻辑电路xnor_0至xnor_m将由每个感测放大器hsa_0至hsa_m读取的存储器单元的数据与从验证控制电路38供应的期望值vctrl进行比较，并输出比较结果作为验证结果vrslt_0至vrslt_m。也就是说，每个逻辑电路xnor_0至xnor_m输入每个感测放大器hsa_0至hsa_m的输出out_0至out_m和从验证控制电路38供应的期望值vctrl，并且将每个xnor(异或的否定)独立地发送到验证控制电路38。从验证控制电路38供应的期望值vctrl对于所有验证电路vf_0至vf_m是公共的。

接下来，将描述每个验证电路vf_0至vf_m(35_0至35_m)的具体操作。首先，将描述擦除验证的情况下的操作。在擦除验证的情况下，由于擦除验证数据存储在每个存储器块blk_0至blk_2n+1的存储器单元mc_0至mc_2n+1中，因此每个感测放大器hsa_0至hsa_m的输出的期望值为高电平(“h”)。在这种情况下，验证控制电路38将高电平(“h”)作为期望值vctrl设置到每个验证电路vf_0到vf_m。

当经过验证处理的存储器块正常时，每个感测放大器hsa_0至hsa_m的输出out_0至out_m处于高电平(“h”)，从而将高电平(“h”)的信号供应到每个逻辑电路xnor_0至xnor_m的一个输入。此外，由于作为期望值vctrl的高电平(“h”)的信号被供应给每个逻辑电路xnor_0至xnor_m的另一输入，所以每个逻辑电路xnor_0至xnor_m将高电平(“h”)的信号(指示“验证通过”)作为验证结果vrslt_0至vrslt_m独立地发送到验证控制电路38。

另一方面，当经过验证处理的存储器块异常时，对应于指示异常性的存储器单元的感测放大器hsa_0至hsa_m的输出out_0至out_m处于低电平(“l”)。在这种情况下，由于感测放大器的输出与期望值不匹配，因此逻辑电路xnor_0至xnor_m的输出中的对应于指示异常性的存储器单元的逻辑电路xnor的输出处于低电平(“l”：指示“验证失败”)。由于每个验证结果vrslt_0至vrslt_m被独立地供应给验证控制电路38，因此验证控制电路38可以识别指示异常性的存储器块blk。

接下来，将描述在写入验证的情况下的操作。在写入验证的情况下，由于写入验证数据存储在每个存储器块blk_0至blk_2n+1的存储器单元mc_0至mc_2n+1中，因此每个感测放大器hsa_0至hsa_m的输出的期望值为低电平(“l”)。在这种情况下，验证控制电路38将低电平(“l”)作为期望值vctrl设置到每个验证电路vf_0至vf_m。

当经过验证处理的存储器块正常时，每个感测放大器hsa_0至hsa_m的输出out_0至out_m处于低电平(“l”)，从而将低电平(“l”)的信号供应到每个逻辑电路xnor_0至xnor_m的一个输入。此外，由于作为期望值vctrl的低电平(“l”)的信号被供应给每个逻辑电路xnor_0至xnor_m的另一输入，所以每个逻辑电路xnor_0至xnor_m将高电平(“h”)的信号(指示“验证通过”)作为验证结果vrslt_0至vrslt_m独立地发送到验证控制电路38。

另一方面，当经过验证处理的存储器块异常时，对应于指示异常性的存储器单元的感测放大器hsa_0至hsa_m的输出out_0至out_m处于高电平(“h”)。在这种情况下，由于感测放大器的输出与期望值不匹配，因此逻辑电路xnor_0至xnor_m的输出中的对应于指示异常性的存储器单元的逻辑电路xnor的输出处于低电平(“l”：指示“验证失败”)。由于每个验证结果vrslt_0至vrslt_m被独立地供应给验证控制电路38，因此验证控制电路38可以识别指示异常性的存储器块blk。

例如，验证控制电路38包括对应于存储器块blk_0至blk_2n+1的标志区域。当验证处理的结果正常时，其验证处理的结果正常的存储器块blk的标志被设置为“1”(指示“验证通过”)。另一方面，当验证处理的结果异常时，其验证处理的结果异常的存储器块blk的标志被设置为“0”(指示“验证失败”)。验证控制电路38可以使用该标志区分验证处理的结果正常的存储器块blk和验证处理的结果异常的存储器块blk。

接下来，将参考图9中所示的流程图来描述根据该实施例的半导体存储装置2中的验证处理的流程(用于控制半导体存储装置的方法)。下面描述的验证处理的流程对于擦除验证和写入验证是公共的。

如图9中所示，首先，验证控制电路38确定存储器块blk_0的标志是否为“0”(指示“验证失败”)。在第一流程中，对应于验证数据的脉冲尚未施加到存储器块blk_0；因此，存储器块blk_0的标志是“0”(步骤s31：是)。因此，验证控制电路38将对应于验证数据的脉冲施加到存储器块blk_0(步骤s32)。

接下来，验证控制电路38确定存储器块blk_1的标志是否为“0”(指示“验证失败”)。在第一流程中，对应于验证数据的脉冲尚未施加到存储器块blk_1；因此，存储器块blk_1的标志为“0”(步骤s33：是)。因此，验证控制电路38将对应于验证数据的脉冲施加到存储器块blk_1(步骤s34)。

此后，以相同的方式，验证控制电路38也确定存储器块blk_2至blk_2n+1的标志是否为“0”(指示“验证失败”)。在第一流程中，对应于验证数据的脉冲尚未施加到存储器块blk_2至blk_2n+1；因此，存储器块blk_2至blk_2n+1的标志是“0”。因此，验证控制电路38将对应于验证数据的脉冲施加到存储器块blk_2至blk_2n+1。通过该操作，对应于验证数据的脉冲被施加到每个存储器块blk_0至blk_2n+1。

然后，验证电路vf_0至vf_m对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理。此外，验证控制电路38根据验证处理的结果设置标志(步骤s37)。更具体地，每个验证电路vf_0至vf_m将存储在存储器单元mc中的验证数据(擦除验证数据或写入验证数据)与期望值进行比较，并且当验证数据匹配期望值时确定验证处理是正常的(验证通过)。另一方面，当验证数据与期望值不匹配时，确定验证处理异常(验证失败)。

当验证处理正常时，每个验证电路vf_0至vf_m将指示“验证通过”的信号作为验证结果vrslt_0至vrslt_m发送到验证控制电路38。另一方面，当验证处理异常时，每个验证电路vf_0至vf_m将指示“验证失败”的信号作为验证结果vrslt_0至vrslt_m发送到验证控制电路38。

验证控制电路38根据验证结果vrslt_0至vrslt_m重写每个存储器块blk_0至blk_2n+1的标志。更具体地，当验证处理的结果正常时，验证控制电路38将验证处理的结果正常的存储器块blk的标志设置为“1”(指示“验证通过”)。另一方面，当验证处理的结果异常时，验证控制电路38将验证处理的结果异常的存储器块blk的标志设置为“0”(指示“验证失败”)。

接下来，验证电路vf_0至vf_m对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理。此外，验证控制电路38根据验证处理的结果设置标志(步骤s38)。由于步骤s38类似于步骤s37，因此不再重复描述。

然后，验证控制电路38确定所有存储器块blk_0至blk_2n+1的标志是否为“1”(指示“验证通过”)。当所有存储器块blk_0至blk_2n+1的标志为“1”(指示“验证通过”)时(步骤s39：是)，半导体存储装置2的验证处理正常，并且验证处理结束。另一方面，当存储器块blk_0至blk_2n+1的标志包括“0”(指示“验证失败”)时(步骤s39：否)，重复步骤s31和后续步骤。

例如，当存储器块blk_0的标志是“1”(指示“验证通过”)时(步骤s31：否)，流程转到步骤s33而不将脉冲施加到存储器块blk_0。此外，例如，当存储器块blk_1的标志为“0”(指示“验证失败”)时(步骤s33：是)，再次将脉冲施加到存储器块blk_1(步骤s34)。也就是说，在第二次和后续次步骤s31至s36中，脉冲再次施加到标志为“0”的存储器块blk(指示“验证失败”)。

然后，验证电路vf_0至vf_m对偶数存储器块blk_0、blk_2、...、blk_2n执行验证处理。此外，验证控制电路38根据验证处理的结果设置标志(步骤s37)。

类似地，验证电路vf_0至vf_m对奇数存储器块blk_1、blk_3、...、blk_2n+1执行验证处理。此外，验证控制电路38根据验证处理的结果设置标志(步骤s38)。

然后，验证控制电路38确定所有存储器块blk_0至blk_2n+1的标志是否为“1”(指示“验证通过”)。当所有存储器块blk_0至blk_2n+1的标志为“1”(指示“验证通过”)时(步骤s39：是)，半导体存储装置2的验证处理正常，并且验证处理结束。另一方面，当存储器块blk_0至blk_2n+1的标志包括“0”(指示“验证失败”)时(步骤s39：否)，重复步骤s31和后续步骤。

根据该实施例的半导体存储装置2被构造为使得验证电路vf_0至vf_m(35_0至35_m)的验证结果vrslt_0至vrslt_m各自独立地发送至验证控制电路38。因此，可以单独地确定每个存储器块blk_0至blk_2n+1的验证处理的结果。由此，当脉冲再次施加到存储器块时，可以选择性地仅将脉冲施加到“验证失败”的存储器块。因此，可以避免对存储器块不必要的施加脉冲，从而抑制存储器单元的劣化。此外，可以减少脉冲施加时间并因此减少验证处理时间并抑制测试成本。

第三实施例

接下来，将描述根据第三实施例的半导体存储装置和用于控制半导体存储装置的方法。图10是示出根据第三实施例的半导体存储装置的图示。根据该实施例的半导体存储装置3与第一实施例中描述的半导体存储装置1(参见图2)的不同之处在于，验证电路vf_0至vf_m(45_0至45_m)的验证结果vrslt_0至vrslt_m被以时分方式发送至验证控制电路48。由于其它与第一实施例中描述的半导体存储装置1中的相同，所以相同的构成元件由相同的附图标记指示，并且将不再重复它们的描述。

如图10中所示，每个选择信号sel_0至sel_m被供应给每个验证电路vf_0至vf_m(45_0至45_m)。每个验证电路vf_0至vf_m(45_0至45_m)在选择信号sel_0至sel_m被激活的时刻将验证结果vrslt_0至vrslt_m发送至验证控制电路48。

图11是示出根据该实施例的半导体存储装置3中包括的每个验证电路vf_0至vf_m(45_0至45_m)的示例的电路图。如图11中所示，验证电路vf_0至vf_m(45_0至45_m)分别包括逻辑电路xnor_0至xnor_m、逻辑电路or_0至or_m和逻辑电路and_0至and_m。此外，时钟信号clk被供应给验证控制电路48。

每个逻辑电路xnor_0至xnor_m将由每个感测放大器hsa_0至hsa_m读取的存储器单元的验证数据与从验证控制电路48供应的期望值vctrl进行比较，并输出比较结果作为验证处理的结果。也就是说，每个逻辑电路xnor_0至xnor_m输入每个感测放大器hsa_0至hsa_m的输出out_0至out_m和从验证控制电路48供应的期望值vctrl，并且将xnor(异或的否定)供应给每个逻辑电路or_0至or_m的一个输入。从验证控制电路48供应的期望值vctrl对于所有验证电路vf_0至vf_m是公共的。

例如，在擦除验证的情况下，由于擦除验证数据存储在每个存储器块blk_0至blk_2n+1的存储器单元mc_0至mc_2n+1中，因此每个感测放大器hsa_0至hsa_m的输出的期望值是高电平(“h”)。在这种情况下，验证控制电路48将高电平(“h”)作为期望值vctrl设置到每个验证电路vf_0至vf_m。

当经过验证处理的存储器单元正常时，感测放大器hsa_0至hsa_m的输出处于高电平(“h”)，从而将高电平(“h”)的信号供应给逻辑电路xnor_0至xnor_m的一个输入。此外，由于作为期望值vctrl的高电平(“h”)的信号被供应给每个逻辑电路xnor_0至xnor_m的另一输入，所以逻辑电路xnor_0至xnor_m将高电平(“h”)的信号vfout_0至vfout_m供应到每个逻辑电路or_0至or_m的一个输入。

另一方面，当经过验证处理的存储器单元异常时，感测放大器hsa_0至hsa_m的输出处于低电平(“l”)。在这种情况下，由于感测放大器的输出与期望值不匹配，因此逻辑电路xnor_0至xnor_m的输出处于低电平(“l”)。因此，逻辑电路xnor_0至xnor_m将作为验证处理的结果的低电平(“l”)的信号vfout_0至vfout_m供应给每个逻辑电路or_0至or_m的一个输入。

在写入验证的情况下，由于写入验证数据存储在每个存储器块blk_0至blk_2n+1的存储器单元mc_0至mc_2n+1中，因此每个感测放大器hsa_0至hsa_m的输出的期望值为低电平(“l”)。在这种情况下，验证控制电路48将低电平(“l”)作为期望值vctrl设置到每个验证电路vf_0至vf_m。

当经过验证处理的存储器单元正常时，感测放大器hsa_0至hsa_m的输出处于低电平(“l”)，从而将低电平(“l”)的信号供应给逻辑电路xnor_0至xnor_m的一个输入。此外，由于作为期望值vctrl的低电平(“l”)的信号被供应给每个逻辑电路xnor_0至xnor_m的另一输入，所以逻辑电路xnor_0至xnor_m将高电平(“h”)的信号vfout_0至vfout_m作为验证处理的结果供应给每个逻辑电路or_0至or_m的一个输入。

另一方面，当经过验证处理的存储器单元异常时，感测放大器hsa_0至hsa_m的输出处于高电平(“h”)。在这种情况下，由于感测放大器的输出与期望值不匹配，因此逻辑电路xnor_0至xnor_m的输出处于低电平(“l”)。因此，逻辑电路xnor_0至xnor_m将低电平(“l”)的信号vfout_0至vfout_m作为验证处理的结果供应给每个逻辑电路or_0至or_m的一个输入。

选择信号sel_0至sel_m被从验证控制电路48供应给每个逻辑电路or_0至or_m的另一输入。当选择信号sel_0至sel_m处于激活状态(处于低电平“l”)时，每个逻辑电路or_0至or_m将每个逻辑电路xnor_0至xnor_m的输出vfout_0至vfout_m(验证处理的结果)输出至每个逻辑电路and_0至and_m的一个输入。

另一方面，当选择信号sel_0至sel_m处于非激活状态(处于高电平“h”)时，每个逻辑电路or_0至or_m将高电平(“h”)的信号输出至每个逻辑电路and_0至and_m的一个输入，而不管每个逻辑电路xnor_0至xnor_m的输出vfout_0至vfout_m(验证处理的结果)。换句话说，当选择信号sel_0至sel_m处于非激活状态(处于高电平“h”)时，每个逻辑电路or_0至or_m屏蔽每个逻辑电路xnor_0至xnor_m的输出vfout_0至vfout_m(验证处理的结果)。

每个逻辑电路and_0至and_m输入每个逻辑电路or_0至or_m的输出和前一级中的验证结果(因为验证电路45_0是第一级电路，所以“h”被设置为初始值)，当选择信号处于非激活状态时，输出前一级中的验证结果，并且当选择信号sel_0至sel_m处于激活状态时，输出从每个逻辑电路or_0至or_m供应的逻辑电路xnor_0至xnor_m的输出vfout_0至vfout_m。

也就是说，当选择信号sel_0至sel_m处于非激活状态(处于高电平“h”)时，每个逻辑电路or_0至or_m将高电平(“h”)的信号输出到每个逻辑电路and_0至and_m的一个输入。在这种情况下，每个逻辑电路and_0至and_m不考虑前一级中的验证处理的结果。

另一方面，当选择信号sel_0至sel_m处于激活状态(处于低电平“l”)时，每个逻辑电路or_0至or_m将每个逻辑电路xnor_0至xnor_m的输出vfout_0至vfout_m输出至每个逻辑电路and_0至and_m的一个输入。由于高电平(“h”)的信号被从前一级供应给每个逻辑电路and_0至and_m的另一输入，每个逻辑电路and_0至and_m输出从每个逻辑电路or_0至or_m供应的逻辑电路xnor_0至xnor_m的输出vfout_0至vfout_m。

接下来，将参考图12中所示的时序图来描述验证电路vf_0至vf_m(45_0至45_m)的操作。如图12中所示，每个选择信号sel_0至sel_m与时钟信号clk同步地转变。此外，每个逻辑电路xnor_0至xnor_m输出验证处理的结果vfout_0至vfout_m。在初始状态中，每个选择信号sel_0至sel_m处于非激活状态(处于高电平“h”)。

当选择信号sel_0在时刻t1变为激活状态(低电平“l”)时，图11中所示的验证电路vf_0的逻辑电路or_0将逻辑电路xnor_0的输出vfout_0(验证处理的结果)输出到逻辑电路and_0的一个输入。由于高电平(“h”)的信号被供应给逻辑电路and_0的另一输入，所以逻辑电路and_0输出从逻辑电路or_0供应的逻辑电路xnor_0的输出vfout_0作为验证结果vrslt_0。

由于处于非激活状态(高电平“h”)的选择信号sel_1至sel_m被供应给后级验证电路vf_1至vf_m，因此后级验证电路vf_1至vf_m的逻辑电路and_1至and_m将验证电路vf_0的验证结果vrslt_0传送到后级。然后，在时刻t2，验证控制电路48获取逻辑电路and_m的输出vrslt_m，即，从验证电路vf_0发送的验证结果vfout_0。

然后，当在时刻t3选择信号sel_0变为非激活状态(高电平“h”)并且选择信号sel_1变为激活状态(低电平“l”)时，图11中所示的验证电路vf_0的逻辑电路or_0将高电平(“h”)的信号输出到逻辑电路and_0的一个输入。因此，逻辑电路and_0输出高电平(“h”)的信号vrslt_0。此外，验证电路vf_1的逻辑电路or_1将逻辑电路xnor_1的输出vfout_1(验证处理的结果)输出到逻辑电路and_1的一个输入。由于高电平(“h”)的信号被供应给逻辑电路and_1的另一输入，逻辑电路and_1输出从逻辑电路or_1供应的逻辑电路xnor_1的输出vfout_1作为验证结果vrslt_1。

由于处于非激活状态(高电平“h”)的选择信号sel_2至sel_m被供应给后级验证电路vf_2至vf_m，因此后级验证电路vf_2至vf_m的逻辑电路and_2至and_m将验证电路vf_1的验证结果vrslt_1传送到后续级。然后，在时刻t4，验证控制电路48获取逻辑电路and_m的输出vrslt_m，即，从验证电路vf_1发送的验证结果vfout_1。

此后，重复相同的操作，从而以时分方式获取验证电路vf_2至vf_m的验证处理的结果vfout_2至vfout_m。

在第二实施例中描述的半导体存储装置2中，由于验证电路vf_0至vf_m的验证结果vrslt_0至vrslt_m各自独立地发送至验证控制电路38，因此需要在位线方向上布置数量与验证电路vf_0至vf_m的数量相同的布线。因此，可能限制布局的自由度。

另一方面，在根据本实施例的半导体存储装置3中，验证电路vf_0至vf_m顺序地彼此耦合，如在根据第一实施例的半导体存储装置1中那样。此外，验证电路vf_0至vf_m的验证结果vrslt_0至vrslt_m以时分方式发送至验证控制电路48。因此，可以在抑制对布局自由度的限制的同时单独地确定每个存储器块blk_0至blk_2n+1的验证处理的结果。

虽然已经基于中所示实施例具体地描述了本发明人在上面做出的发明，但是本发明不限于此。不用说，在不脱离本发明的精神和范围的情况下，可以对其进行各种改变和修改。