采用三个灵敏放大器抵抗位线泄漏电流的电路结构的制作方法

本发明涉及集成电路设计领域，尤其涉及一种采用三个灵敏放大器抵抗位线泄漏电流的电路结构。

背景技术：

sram因其有频率高和功耗低的性能，经常作为中央处理器(centralprocessingunit，缩写为cpu)的缓存使用，并且所占cpu的面积越来越大。一个高速稳定的sram是高速cpu的基础。然而随着互补金属氧化物半导体(complementarymetaloxidesemiconductor，缩写为cmos)工艺尺寸的不断缩小，sram出现了越来越多的问题。其中一个很大的问题是由于位线上逐渐增大的泄漏电流，造成了sram读取数据的延迟和读取稳定性的降低。位线泄漏电流增加的主要原因是由于随着工艺尺寸的不断缩小，晶体管的阈值电压降低造成的晶体管的泄漏电流增大。

为了解决这一问题，提出了几种不同的方法。这些方法可以被概括为两种类型：

1)位线辅助电路。

位线辅助电路主要有两种类型结构电路：如图1(a)所示blc结构和如图1(b)所示的x-c结构。blc结构是在读操作之前通过检测位线上的泄漏电流，并转换成电压存储到电容中，在读操作开始后通过电压产生一个相同大小的电流注入到位线上。通过这种设计好处是补偿的电流和泄露电流基本相同，补偿速度较快。而然显而易见的是，对于较大的泄漏电流该电路并不适合，并且产生的补偿电流也不稳定容易受到温度和晶体管工艺的影响。x-c结构提出了一种新的位线操作方法，在位线上串联电容，通过电路控制接到电容两侧的位线的交换在电容两端产生电压差，利用电压差对由于泄露电流造成的电压变化进行补偿。这一方法很大程度上提高了位线承受泄漏电流的能力，因为它是对电压的补偿。但是该结构的缺点是，位线上由于泄漏电流造成的电压要变平稳，该结构加入了两个常开的晶体管提供使得电压平稳的电流，这很大程度上造成了读取时间和功耗的增加。而对于串联的电容，它的冲充放电时间也会影响读取时间。图1(c)是对x-c结构的改进，该结构采用了在电容两端形成泄漏电压差后，再次对位线进行预充使得传输到sa输入端的电压高于x-c传输的电压，一定程度上增强了位线承受泄漏电流的能力，但是该结构由于电容的充放电，功耗会增加，且存取的时间会变长，存取时间和x-c相似。

2)存储单元的修改

对存储单元进行改进以减少泄露电流也是主流的方法。这种方法从根本上解决了位线泄漏功耗增加的问题，相比于传统的6t单元，改进后的存储单元的泄漏电流更小。这类结构的代表是如图2(a)所示的单端8tsram和如图2(b)所示的单端5tsram。单端8t采用读写分离的操作方法，该结构本身的泄漏电流很小，所以在读位线上产生的位线电流要明显小于传统6t结构。为了更好的解决泄漏电流的影响，又加入了如图2(c)所示的位线辅助电路来产生一个恒定的补偿电流，但是，单端读取数据时间会变长，而且结构面积会增加。单端5t是在传统的4t存储单元上进行修改，它的互补位线是通过反相器产生的。由于存储单元中存‘0’和存‘1’端实际上只与一根位线连接，所以这根位线上产生的泄漏电流较小，为了解决位线上泄漏电流的影响，也加入了位线辅助电路。当由于泄露电流造成位线电压下降到一定值之后，与设定的参考电压进行比较，若大于参考电压，再进行二次充电以补偿电压的下降。虽然使用5t面积上比6t还要小，但是采用二次预充，增加了读取时间的同时也增加了功耗。

技术实现要素：

本发明的目的是提供一种采用三个灵敏放大器抵抗位线泄漏电流的电路结构，能够在存在较大泄漏电流的情况下，依旧可以正常的进行数据的读取，并且极大提高了sram读取的稳定性。

本发明的目的是通过以下技术方案实现的：

一种采用三个灵敏放大器抵抗位线泄漏电流的电路结构，其特征在于，包括：三个灵敏放大器构成的读取电路和由传输门组成的输出选择电路；其中：

第一灵敏放大器的两个差分输入管各自连接一条位线；第二与第三灵敏放大器的一个差分输入管均接一个参考电压，另一个差分输入管各自连接一条不同的位线；三个灵敏放大器的输出端均连接输出选择电路。

由上述本发明提供的技术方案可以看出，通过三个灵敏放大器逻辑判断进行数据读取以抵抗位线泄漏电流，相比于传统方案而言，不仅可以承受更大的位线泄漏电流，还降低了读取数据所需时间。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明背景技术提供的现有技术中blc、x-c以及改进后的x-c的电路结构示意图；

图2为本发明背景技术提供的单端8tsram和单端5tsram和位线辅助电路的结构示意图；

图3为本发明实施例提供的一种采用三个灵敏放大器抵抗位线泄漏电流的电路结构的示意图；

图4为本发明实施例提供的电路结构读取数据电路的时序波形图(仿真条件为：corner：tt；temperature：27℃；vdd：1.2v)；

图5为本发明实施例提供的电路结构在t1，t2一定的情况下，在不同icell下，最小参考电压值的变化情况示意图；

图6为本发明实施例提供的电路结构在t1，t2，icell一定的情况下，电路承受最大泄漏电流能力随参考电压的变化情况示意图；

图7为本发明实施例提供的一种采用三个灵敏放大器抵抗位线泄漏电流的电路结构仿真实例示意图；

图8为本发明实施例提供的x-c电路，a-c电路和本发明实施例所提供的电路结构只有一个单元存‘0’，其他列单元都存‘1’，读取‘0’单元时的存取时间示意图；

图9为本发明实施例提供的x-c电路，a-c电路和本发明实施例所提供的电路结构在不同工艺角下三种电路承受最大泄漏电流的能力示意图；

图10为本发明实施例提供的x-c电路，a-c电路和本发明实施例所提供的电路结构在不同工艺角下三种电路读取时间的比较示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供了一种采用三个灵敏放大器(sa)抵抗位线泄漏电流的电路结构，如图3(a)所示，包括：三个灵敏放大器(sa1～sa3)构成的读取电路和由传输门组成的输出选择电路；其中：

第一灵敏放大器sa1的两个差分输入管各自连接一条位线(即bl、blb)；第二与第三灵敏放大器的一个差分输入管均接一个参考电压，另一个差分输入管各自连接一条不同的位线；三个灵敏放大器的输出端均连接输出选择电路。

本发明实施例中，所述三个灵敏放大器的输出端均通过反相器连接输出选择电路，以增强sa的驱动能力。

本发明实施例中，灵敏放大器采用传统的电压控制型灵敏放大器，其结构请参见图3(b)。该传统灵敏放大器采用输入输出分离的结构对电路中形成的电压差进行放大，输出不会对输入造成影响，这样可以使的位线电压不会因为灵敏放大器的读取发生变化。

本发明采用三个灵敏放大器逻辑判断进行数据读取以抵抗位线泄漏电流电路，首先，通过第一灵敏放大器sa1来比较两条位线的泄露电流，根据第一灵敏放大器sa1的输出的信号，来控制输出选择电路选择与泄漏电流较小的位线相连接的灵敏放大器的输出信号输出；之后，存储单元字线电压升为高电压，存储单元打开，在读取数据时，第二与第三灵敏放大器各自对其所连接位线的电压与参考电压进行比较，根据比较结果产生输出信号，完成数据读取。

本发明实施例中，电路操作分为如下三个阶段：位线泄漏电流放电阶段、第一灵敏放大器判定阶段以及数据读取阶段，时序波形图如图4所示(图4中out1-3对应sa1-3，out对应最终输出的数据)；其中：

1)位线泄漏电流放电阶段：位线电压被预充到电源电压(vdd)后，预充电电路关闭；位线上存在的泄漏电流会使位线电压下降，由于两条位线上泄漏电流不同，各自下降的电压也不同，从而形成由于泄漏电流造成的电压差；在此阶段，存储单元字线为低电压，存储单元未打开。

2)第一灵敏放大器判定阶段：在形成一定大小的由于泄漏电流造成的电压差后，所述第一灵敏放大器打开，对两条位线的电压差进行放大，输出的信号控制输出选择电路选择与泄漏电流较小(位线电压较高)的位线相连接的灵敏放大器的输出信号输出，在此阶段存储单元依旧未打开。

3)数据读取阶段：在根据第一灵敏放大器输出信号选择输出第二或第三灵敏放大器的输出信号后，字线电压升为高电压，存储单元打开，与存储单元中存储数据0的节点相连接的位线放电开始增加，此时放电电流为ileakage0+icell，其中，ileakage0为位线的泄漏电流，icell为位线放电电流；而与单元中存储数据1的节点相连接的位线的泄漏电流为ileakage1；位线放电到一定电压后，同时打开第二与第三灵敏放大器，第二与第三灵敏放大器各自对其所连接位线的电压与参考电压进行比较，然后选取前一阶段泄露电流较少位线所连接的灵敏放大器进行输出。

通过上述操作原理分析我们意识到，该电路的设计关键是在数据读取阶段中第二灵敏放大器sa2和第三灵敏放大器sa3放大位线电压和设定参考电压。参考电压的选定影响了该电路承受泄漏电流的能力。

在数据读取阶段中，位线上存在三种放电电流，泄漏电流造成的与‘0’端相连位线的泄漏ileakage0，与‘1’端相连接的位线的泄漏电流为ileakage1，以及单元打开后的‘0’端放电电流icell。存在以下几种情况：

(1)ileakage1<ileakage0：这种情况下，在第二阶段，输出选择电路选择与ileakage1端位线相连接的sa作为输出。由于存储单元打开后该位线与‘1’相连，所以该位线总放电电流依然近似为ileakage1，所以为正常读取数据，则要满足在位线sa打开时，位线电压大于参考电压v_ref。假设预充结束到sa(也即与ileakage1端位线相连接的sa)打开时间为t1，两位线寄生电容相等为c，忽略导线电阻的影响。根据电荷量公式：

q＝it

得位线减少的电荷量，△q1＝ileakage1t1；又由电容公式：

得位线降低的电压为所以sa打开时ileakage1位线电压为：

因此有：v_ref＜vleakage1

(2)ileakage1>ileakage0，此时，输出选择电路选择与ileakage0端位线相连接的sa作为输出。由于单元打开后该位线与‘0’相连，所以该位线总放电电流依然近似为ileakage0+icell。假设字线打开时刻到位线sa(与ileakage0端位线相连接的sa)打开时刻的时间为t2，则由以上公式可以推导出，sa打开时ileakage0的电压为：

此时，为能正常读取数据，则需满足：v_ref>vleakage0。

(3)而由于vleakage1和vleakage0大小不确定，所以v_ref值不确定。对于位线泄漏电流存在两种极端情况1)只有一个存‘1’，其他所有单元存‘0’。2).存‘0’和存‘1’各占一半。

a)只有一个单元存‘1’，其他单元存‘0’时，一侧位线泄漏电流最大，设此位线为bllcm，另一侧位线泄漏电流为0，设此位线为blb0。对于blb0位线在第一阶段时，由于不存在泄漏电流，故blb0电压不会下降依旧为vdd。在字线打开后，blb0位线由于与‘0’端相连，所以放电电流为icell。则到sa(即与blb0端相连的sa，也即图3中的sa3)打开时，电压为：

为正常读取数据则要求：v_ref＞vblb0

b)当存储数据各一半时，两侧位线泄漏电流相同，均为isame。存储单元打开后，两侧位线放电电流分别为：isame和isame+icell。则到sa(只与一条位线相连的sa，即sa2或者sa3)打开时两位线电压分别为：

为正常读取数据，则须满足vsame1<v_ref<vsame0。

综上得到v_ref需满足的条件：

当isame>icell时，又由于t1>t2，故：

因此v_ref的值存在矛盾，则可得出icell>isame。而isame的极限是：

因此总的泄漏电流极限为

而isum＝ileakage0+ileakage1，所以使得ileakage0和ileakage1中至少有一个小于等于因此：

综上有：

因此，参考电压的最小值为：

且承受最大泄漏电流的能力为：

根据以上分析，进行电路仿真得到图5和图6。图5展示了在t1，t2一定的情况下，在不同icell下，最小参考电压值的变化。图6展示了在t1，t2，icell一定的情况下，电路承受最大泄漏电流能力随参考电压的变化情况。可以看出，实际仿真结果与理论分析基本符合。因此参考电压值的设定影响电路承受泄漏电流的能力。

图7描述了本发明实施例所提供的电路结构的仿真过程，图7(a)为两条位线的泄露情况，图7(b)为在字线打开前，对两条位线的泄露进行比较，sa1的输出结果通过一个选择器来选择sa2或sa3的输出结果作为输出。图7(c)为字线打开后的输出结果。

对照图4下表给出了本发明实施例所提供的电路结构由理论分析得到的电路的四种情况。

表1由理论分析得到的电路的四种情况

图8为本发明实施例提供的x-c电路，a-c电路(a-c电路为单端5tsram电路，如图2(b)(c)所示)和本发明实施例所提供的电路结构只有一个单元存‘0’，其他列单元都存‘1’，读取‘0’单元时的存取时间示意图，可以看出，本发明是实施例提出的电路结构明显的降低了读取数据所需时间。

图9为本发明实施例提供的x-c电路，a-c电路和本发明实施例所提供的电路结构(3sa)在不同工艺角下三种电路承受最大泄漏电流的能力示意图；图10为本发明实施例提供的x-c电路，a-c电路和本发明实施例所提供的电路结构在不同工艺角下三种电路读取时间的比较示意图。

在不同工艺下，x-c结构的数据读取时间要远远大于其他两种电路结构，且因为工艺的变化导致的读取时间变化也很显著。a-c和3sa结构在不同工艺下时间变化并不是很大，并且相比于a-c结构，3sa电路结构拥有更小的数据读取时间，读取时间减少了56％。

在不同工艺角下，3sa结构承受位线泄漏电流的都要强于x-c结构和a-c结构。由于设定单元读取电流因素，使的3sa结构相比于a-c承受泄漏电流的能力增加不是很大，增加最大的是在fs工艺角下，3sa承受泄漏电流的能力增加了9％。但是相比于x-c结构，增加十分明显，最大增加是在ss工艺下，147％，最小的增加在tt工艺角下，61％。这就说明，相比于x-c和a-c电路结构，所提电路结构承受的位线泄漏电流更大，读取数据所需的时间更小。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。