字线梯升器及使用该字线梯升器减缓读取扰动的方法与流程

本发明涉及一种半导体集成电路，特别是涉及一种字线梯升器及使用该字线梯升器减缓读取扰动的方法。

背景技术：

静态随机存取存储器(staticrandom-accessmemory，sram)中静态存取内存在(systemonachip，soc)和处理器的高速缓存上被广泛使用，并且它也占了芯片大部分的面积，由于功率等原因限制芯片最低电压vmin。静态存取内存所使用的设计规则是最严苛的，因此对制程、电压、温度等的变化是非常敏感的。目前已经被提出的电路技术可以有降低字符线技术，此技术主要减缓读取时产生的扰动以及半选干扰(halfselectdisturb)，但这个技术使用上会降低在低压时写入的能力。

因此，需要提出一种新的字线梯升器以及使用该字线梯升器来减缓读取扰动的方法来解决上述问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种字线梯升器及使用该字线梯升器减缓读取扰动的方法，用于解决现有技术中用于减缓读取时产生的扰动以及半选干扰而使得在低压时降低写入能力的问题。

为实现上述目的及其他相关目的，本发明提供一种字线梯升器，至少包括：反相器、pmos管和nmos管；所述反相器的输入端接输入信号，其输出端、所述pmos管的源极以及所述nmos管的栅极连接字线；所述pmos管的漏极和所述nmos管的漏极相连接，所述nmos管的源极接地；具有两个输入端的非门，所述pmos管的栅极连接该非门的输出端；位线追踪单元，该位线追踪单元连接所述非门的其中一个输入端。

优选地，还包括解码器，所述反相器输入端所接的输入信号由所述解码器提供。

优选地，还包括另一反相器inv，该反相器inv的输出端连接所述非门的另一输入端。

优选地，所述反相器inv的输入端连接使能信号eb。

优选地，所述位线追踪单元的单元数取值范围为8至512。

优选地，所述位线追踪单元的单元数为16、64或128。

本发明还提供一种使用字线梯升器减缓读取扰动的方法，该方法至少包括以下步骤：步骤一、所述解码器输入解码信号的状态为0，使所述梯升器处于读或写状态；所述位线追踪单元输入初始信号的状态为1，所述使能信号eb的输入状态为1；步骤二、选定位线追踪单元的单元数，并将所述位线追踪单元的初始信号状态由1变为0，使所述字线波形以阶梯状爬升；步骤三、改变所述位线追踪单元的单元数，并将所述并将所述位线追踪单元的初始信号状态由1变为0，使所述位线波形以阶梯状爬升。

优选地，还包括步骤四、选定位线追踪单元的单元数，将所述解码器的输入信号状态置为0，将所述使能信号eb的输入状态为由0变为1，并同时将所述位线追踪单元的初始信号状态由1变为0，延长所述梯升器的工作时间，减小读取扰动。

优选地，所述位线追踪单元的单元数取值范围为8至512。

优选地，选定的所述位线追踪单元的单元数为16、64或128。

优选地，所述解码器输入解码信号的状态为1时，所述使能信号的状态为0或1；所述位线追踪单元的输入信号状态为1。

如上所述，本发明的字线梯升器及使用该字线梯升器减缓读取扰动的方法，具有以下有益效果：当没有外部使能信号输入时，改变位线追踪单元的单元数，得以延长梯升器的工作时间，从而减小读取扰动及半选干扰；当有外部使能信号输入时，通过比较位线追踪单元的输入信号与外部使能信号的充放电时长，来调整位线追踪单元的单元数，从而减小梯升器的读取扰动以及半选干扰，降低电路低压操作下的不稳定型，避免低良率的发生。

附图说明

图1显示为本发明的字线梯升器的电路示意图；

图2显示为本发明的不同位线追踪单元数对应的字线波形示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，图1显示为本发明的字线梯升器的电路示意图。本实施例提供一种字线梯升器，该字线梯升器包括：反相器inv_wl、pmos管mp1和nmos管mn1；所述反相器inv_wl的输入端接输入信号，其输出端、所述pmos管mp1的源极以及所述nmos管mn1的栅极连接字线wl；所述pmos管mp1的漏极和所述nmos管mn1的漏极相连接，所述nmos管mn1的源极接地；本发明在本实施例中优选地，所述字线梯升器还包括如图1所示的解码器(decoder)，所述反相器inv_wl输入端所接的输入信号由所述解码器提供。也就是说，所述解码信号由所述解码器给出，解码信号经过反相器inv_wl后，解码信号被反置，比如给出的解码信号其状态如果为1，则代表信号没有被解码，如果状态为0，则代表信号被解码，所述信号经过所述反相器inv_wl后，原来状态为1的信号，被反置为状态为0的信号，相反，原来信号状态为0的信号，经过反相器inv_wl后，被反置为状态为1的信号。当经过反相器inv_wl的信号为高电平1时，字线wl被充电。

如图1所示，本发明的所述字线梯升器还包括具有两个输入端的非门nor以及位线追踪单元bltc，其中所述pmos管mp1的栅极连接该非门nor的输出端；位线追踪单元(bltrackingcell)，该位线追踪单元连接所述非门nor的其中一个输入端。位线追踪单元的单元数可以改变梯升器工作所持续的时间。因此，本发明进一步地，所述位线追踪单元的单元数取值范围为8至512。更进一步地，所述位线追踪单元的单元数优选为16、64或128。

如图1所示，本发明优选地，所述梯升器还包括另一反相器inv，该反相器inv的输出端连接所述非门nor的另一输入端。进一步地，所述反相器inv的输入端连接使能信号eb。也就是说，所述非门nor的两个输入端，其中一个输入端接收位线追踪单元输出的信号eb2，另一输入端接收来自反相器inv输出的信号eb1。

当所述解码器的输入信号状态为1时，表示无解码动作。因此，字线wl为低电平。这时，如果将所述位线追踪单元的输入信号eb2状态置为1，则经过所述非门nor后，信号eb3的状态为0，所述梯升器为待机状态。当所述解码器当所述解码器的输入信号状态为0时，表示信号被解码，被解码的信号经由所述反相器inv_wl后被反置，信号状态变为1，所述字线wl为高电平。

本发明还包括使用上述梯升器减缓读取扰动的方法，具体包括以下步骤：

步骤一、所述解码器输入解码信号的状态为0，使所述梯升器处于读或写状态；所述位线追踪单元输入初始信号的状态为1，所述使能信号eb的输入状态为1。也就是说，当所述解码器的输入信号的状态为0时，表示该信号被解码，被解码的信号经过所述反相器inv_wl后，信号状态被反置，变为状态为1的信号，所述字线wl被充电至高电平。这时所述梯升器处于读或写(r/w)状态。这时将所述位线追踪单元输入初始信号的状态置为1(信号eb2的状态为1)，并且将所述使能信号eb的输入状态置为1。

参见以下真值表，该表显示为梯升器各信号的真值表。可以看出，在真值表中的第一个读/写状态下，在上述各个信号的初始状态下，所述使能信号eb(初始状态为1)经过所述反相器inv后，被反置为状态为0的信号eb1，所述非门nor的两个输入端分别接收状态为0的eb1信号和状态为1的eb2信号，该两个信号经过所述非门nor后，被输出成为状态为0的eb3信号。

对于pmos管mp1来说，当栅极为低电平时导通，因此，当eb3信号状态为0的低电平信号时，所述pmos管mp1导通。参见图2，图2显示为本发明的不同位线追踪单元数对应的字线wl波形示意图。其中波形线01为位线追踪单元数为16时的字线波形，波形线02为位线追踪单元数为64时的字线波形，波形线03为位线追踪单元数为128时的字线波形。并且所述pmos管mp1导通的情况下，所述字线的波形在较短时间急剧上升，并出现第一个阶梯。

步骤二、选定位线追踪单元的单元数，并将所述位线追踪单元的初始信号状态由1变为0，使所述字线波形以阶梯状爬升；优选地，所述位线追踪单元的单元数取值范围为8至512。进一步地，选定的所述位线追踪单元的单元数为16、64或128。本实施例中，先将所述位线追踪单元的单元数选定为16。见上述真值表，将所述位线追踪单元的初始信号be2的状态由1变为0，也就是说所述位线追踪单元的信号eb2由1变为0的过程中进行放电，该过程中所述eb3信号的状态由0变为1，当所述eb3信号状态为0时，所述pmos管mp1关断。由图2可知，这时，字线波形在第一个阶梯后开始爬升。

步骤三、改变所述位线追踪单元的单元数，并将所述并将所述位线追踪单元的初始信号状态由1变为0，使所述位线波形以阶梯状爬升。参见以上真值表，可知，在步骤二中的所述位线追踪单元数为16的情况下，当所述位线追踪单元的初始信号eb2的状态由1变为0时，所述字线波形为波形线01。步骤二中改变所述位线追踪单元的单元数，优选地，由16改变为64或128。将所述解码器输入解码信号的状态置为0，使所述梯升器处于读或写状态；并将所述并将所述位线追踪单元的信号eb2状态由1变为0，所述使能信号eb的输入状态仍置为1。这时，出现图2中所述位线追踪单元的单元数为64对应的字线波形02，所述位线追踪单元的单元数为128对应的03波形线。可见，所述位线追踪单元的单元数越多，对应的字线波形延时越长。所述梯升器的工作时间越稳定，减小了读取扰动。

实施例二

在进行实施例一的三个步骤后，经过对所述位线追踪单元数的选定，可以比较出不同位线追踪单元数所对应的梯升器的工作稳定性，而减小读取扰动及半选干扰。本实施例是在不改变所述位线追踪单元数的情况下，对所述梯升器进行外部信号的输入，来调整梯升器工作的稳定性并减小读取扰动和半选干扰。

本实施例的步骤可以是在进行了实施例一中的三个步骤后，进行步骤的补充。也可以独立实施。这里优选为在进行实施例一的三个步骤之后，进行步骤四、选定位线追踪单元的单元数，优选地，所述位线追踪单元的单元数取值范围为8至512。进一步地，选定的所述位线追踪单元的单元数为16、64或128。参见上述真值表，将所述解码器的输入信号状态置为0，将所述使能信号eb的输入状态为由0变为1，并同时将所述位线追踪单元的初始信号eb2状态由1变为0，延长所述梯升器的工作时间，减小读取扰动。也就是说，所述使能信号eb的初始状态为0，并改变其状态为1；在改变所述使能信号eb由0为1的过程中，并同时将所述位线追踪单元的初始信号eb2由1变为0，当使能信号状态为0时，eb1信号状态为1，eb2信号状态选为1，则所述eb1信号(状态为1)和eb2信号(状态选为1)经过所述非门nor后，eb3信号状态为0；将所述使能信号eb由0变为1,时，所述eb1信号状态为0，eb2信号状态由1变为0，则所述eb1信号(状态为0)和eb2信号(状态选为0)经过所述非门nor后，eb3信号状态为1。当eb3状态为1时，pmos管mp1关断。

但所述使能信号eb由0变为1和所述eb2信号由1变为0并不同步，当二者改变状态所需要的时间不同时，所述梯升器的工作状态持续的时间也不相同。因此，在事先选定所述位线追踪单元的单元数的情况下，所述使能信号eb由0变为1和所述eb2信号由1变为0所需要的时间不一致时，所述梯升器的工作状态持续的时间可长可短。想要维持所述梯升器的工作状态的持续时间而减小读取扰动，可以挑选合适的位线追踪单元的单元数之，执行本实施例的步骤四，并选取使能信号eb由0变为1的时间以及所述eb2信号由1变为0的时间，比较二者的时间，加上选取合适的位线追踪单元数，可有效提高梯升器的工作持续时间而减小读取扰动，降低读取静态噪声容限(readstaticnoisemargin，rsnm)、半选干扰(halfselectdisturb)以及写余量(writemargin)。

本发明优选地，所述解码器输入解码信号的状态为1时，所述使能信号eb的状态为0或1；所述位线追踪单元eb2的输入信号状态为1。该状态下，所述梯升器为待机状态。

综上所述，本发明中当没有外部使能信号输入时，改变位线追踪单元的单元数，得以延长梯升器的工作时间，从而减小读取扰动及半选干扰；当有外部使能信号输入时，通过比较位线追踪单元的输入信号与外部使能信号的充放电时长，来调整位线追踪单元的单元数，从而减小梯升器的读取扰动以及半选干扰，降低电路低压操作下的不稳定型，避免低良率的发生。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。