存储系统及存储方法与流程

本发明涉及半导体集成电路技术领域，尤其涉及存储系统及存储方法。

背景技术：

存储器是具有记忆功能的设备，主要是用于存储程序和各种数据，并能在计算机运行过程中高速、自动地完成程序或数据的存取。存储器具有不同的类型，其中的非挥发性存储器，具有断电后还可以保留原有数据的特点，逐渐在电子系统中扮演越来越重要的角色。

目前存储器的发展趋势之一是在降低生产成本的同时提高存储的容量，当存储单元的尺寸进一步减小至接近物理极限，多值存储技术就成为提高存储密度的重要方法。在智能汽车、自动驾驶、工业自动化智能化、医疗、物联网等的新兴应用的需求推动下，另一个发展趋势要求存储器耐高温，且在严苛应用环境下能够具有良好的擦写耐久性和数据持久性。

例如，公告号为us8082382b2的美国发明专利公开了一种可选择密度配置的存储器装置，其中的存储单元利用不同的编程电压或时序来改变存储层上存储的电荷数量，得到若干不同的阈值电压，再通过读取存储单元的电流值确定存储单元的阈值电压范围，从而确定每个存储单元所存储的多位比特值，实现多值存储。由于不同编程状态的阈值电压之间应当有足够的间距，以便于将阈值电压精确编程到特定值，然而us8082382b2的技术方案中，每个存储单元的阈值电压分布范围只有200毫伏，较窄的阈值电压间隔会降低存储器的擦写耐受力，进而影响数据存储的可靠性。

现有技术中，例如公开号为us8026545b2、us8050105b2、us8072807b2以及us9059034b2的美国发明专利，均采用增加存储单元冗余的方式来提高存储器的可靠性，但是这种方式会增加存储单元的面积，提高了制造成本。

采用错误码纠正算法（errorcorrectingcode，ecc）设计存储器也能够提高存储器的可靠性，但由于增加了用于错误纠正的冗余单元和相关的算法逻辑，提高了存储器的成本和功耗。另外，为了平衡纠错强度和面积代价，大部分ecc的设计架构会降低存储器的擦写操作灵活性。

因此，有必要开发一种新型的存储系统以避免现有技术存在的上述问题。

技术实现要素：

本发明的目的在于提供一种存储系统及存储方法，以满足对数据存储的高可靠性或高存储密度的不同需求，提高所述存储系统的应用灵活性。

为实现上述目的，本发明的所述存储系统，包括控制单元、存储阵列、行解码单元、列解码单元和读出放大单元；所述存储阵列包括至少两个存储阵列单元，所述存储阵列单元中的每个存储单元沿字线的方向以及位线的方向排列，且分别与所述字线以及所述位线相连接；不同的所述存储阵列单元通过所述列解码单元在所述控制单元的写入控制下存储相互独立的数据或者互为反码的数据；所述行解码单元和所述列解码单元在所述控制单元的地址控制下对所述字线和所述位线进行电压控制，以访问所述存储阵列；所述读出放大单元在所述控制单元的第一读出使能信号的控制下，读取单条选中位线上的独立数据，或者所述读出放大单元在所述控制单元的第二读出使能信号的控制下，同时接收不同选中位线上的位线信号，以读取不同所述位线上的互为反码的数据。

本发明所述存储系统的有益效果在于：所述存储系统的不同存储阵列单元在所述控制单元的写入控制下存储相互独立的数据或者互为反码的数据，所述读出放大单元在所述控制单元的第一读出使能信号的控制下，读取单条选中位线上的独立数据，有利于实现数据存储的高密度配置；在所述控制单元的第二读出使能信号的控制下，同时接收不同选中位线上的位线信号，并读取不同所述位线上的互为反码的数据，有利于提高数据存储的可靠性，提高了所述存储系统的应用灵活性。

优选的，所述读出放大单元以差分方式读取不同所述位线上的互为反码的数据。其有益效果在于：进一步提高数据存储的可靠性。

优选的，每个所述存储单元存储有一位数据。

优选的，所述读出放大单元具有单端放大模块、差分放大模块和选择输出模块，所述位线通过所述列解码单元与所述差分放大模块或所述单端放大模块连接，所述选择输出模块在所述第一读出使能信号或所述第二读出使能信号的控制下，根据所述差分放大模块或所述单端放大模块输出的电平信号对所述存储阵列进行读取。其有益效果在于：有利于满足对数据存储的高可靠性或高存储密度的不同需求，提高所述存储系统的应用灵活性。

进一步优选的，所述选中位线与所述单端放大模块相连接，所述单端放大模块根据所述控制单元的充电信号使所述存储单元上电，以产生比较电压或比较电流，并根据所述比较电压或所述比较电流分别与基准电压或基准电流相比较，以输出所述电平信号，使所述选择输出模块根据所述电平信号对所述选中位线上的独立数据进行读取。

进一步优选的，所述差分放大模块的两个输入端通过所述列解码单元分别接两条选中位线，并对所述两条选中位线的输出电压或输出电流进行比较以输出所述电平信号，所述选择输出模块根据所述电平信号对所述两条选择位线上的数据以差分的方式进行读取，所述两条选中位线能够输出的数据互为反码。

优选的，所述读出放大单元具有预充电电路、差分放大电路和锁存电路，所述预充电电路在所述控制单元的控制下向所述差分放大电路加载充电信号，所述差分放大电路根据所述充电信号以及所述控制单元加载的读出使能信号读取单条选中位线上的独立数据或同时接收不同选中位线上的位线信号，并经所述锁存电路将存储信息输出。

优选的，每两个所述存储阵列单元中，一个所述存储阵列单元中的复数个存储单元的类型与另一个所述存储阵列单元中的复数个存储单元的类型相同或不同。

进一步优选的，所述存储单元为非挥发性存储器件。

进一步优选的，所述非挥发性存储器件为浮栅器件、电荷陷阱器件、可变电阻记忆体、相变存储器、磁阻随机存储器、铁电随机存储器和铁电栅场效应晶体管中的任意一种。

进一步优选的，所述非挥发性存储器件的存储模式为一次性可编程、有限多次可编程和无限次重复编程中的任意一种。

优选的，所述位线为总线结构，所述总线结构的位宽为8位、16位或32位中的任意一种。

优选的，所述存储阵列单元的数目大于2，且构成不同的存储块，不同所述存储块分别存储互为反码的数据。

进一步优选的，同一存储块中的不同存储阵列单元存储互为反码的数据。

本发明还提供了所述存储系统的存储方法，包括：

s1：通过所述控制单元的写入控制向所述存储阵列的不同存储阵列单元存储相互独立的数据或互为反码的数据；

s2：所述行解码单元和所述列解码单元在所述控制单元的地址控制下对所述字线和所述位线进行电压控制，以访问所述存储阵列；

s3：当所述控制单元提供第一读出使能信号，所述读出放大单元读取单条选中位线上的独立数据；

s4：当所述控制单元提供第二读出使能信号，所述读出放大单元同时接收不同选中位线上的位线信号，以读取不同所述位线上的互为反码的数据。

本发明所述存储方法的有益效果在于：所述存储系统的不同存储阵列单元在所述控制单元的写入控制下存储相互独立的数据或者互为反码的数据，所述读出放大单元在所述控制单元的第一读出使能信号的控制下，读取单条选中位线上的独立数据，有利于实现数据存储的高密度配置；在所述控制单元的第二读出使能信号的控制下，同时接收不同选中位线上的位线信号，以读取不同所述位线上的互为反码的数据，有利于提高数据存储的可靠性。

附图说明

图1为本发明的存储方法的流程图；

图2为本发明的存储系统的结构框图；

图3为本发明的存储阵列的结构示意图；

图4为本发明的第一读出放大单元的结构框图；

图5为本发明的第一读出放大单元的工作状态示意图；

图6a为本发明的第二读出放大单元的结构框图；

图6b为图6a所示的第二预充电电路的电路图；

图6c为图6a所示的差分放大电路的电路图；

图6d为图6a所示的锁存电路的电路图；

图7为图6a所示的充电信号和读出使能信号的时序图；

图8为本发明的第一存储块和第二存储块的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种存储系统。所述存储系统包括控制单元、存储阵列、行解码单元、列解码单元和读出放大单元。

具体的，所述存储阵列包括至少两个存储阵列单元，所述行解码单元通过至少一条字线与所述存储阵列单元连接，所述存储阵列单元通过至少一条位线与所述列解码单元以及所述读出放大单元相连接，所述存储阵列单元中的每个存储单元沿所述字线的方向以及所述位线的方向排列，且分别与所述字线以及所述位线相连接。

不同的所述存储阵列单元通过所述列解码单元在所述控制单元的写入控制下存储相互独立的数据或者互为反码的数据；

所述行解码单元和所述列解码单元在所述控制单元的地址控制下对所述字线和所述位线进行电压控制，以访问所述存储阵列；

本发明一些实施例中，所述读出放大单元在所述控制单元的第一读出使能信号的控制下，分别读取每条所述位线上的独立数据。

本发明一些实施例中，所述读出放大单元在所述控制单元的第二读出使能信号的控制下，同时接收不同所述位线上的位线信号，以读取不同所述位线上的互为反码的数据。本发明一些具体的实施例中，所述读出放大单元以差分方式读取不同所述位线上的互为反码的数据。

本发明一些实施例中，所述存储单元为浮栅器件（floatinggate）、电荷陷阱器件（chargetrap）、可变电阻记忆体（resistiverandom-accessmemory，reram）、相变存储器（phasechangememory，pcm）、磁阻随机存储器（magnetoresistiverandom-accessmemory，mram）、铁电随机存储器（ferroelectricrandom-accessmemory，feram）和铁电栅场效应晶体管（ferroelectricgatefield-effecttransistors，fefets）中的任意一种。

本发明一些实施例中，所述存储单元的存储模式为一次性可编程（onetimeprogramable，otp）、有限多次可编程（manytimeprogramable，mtp）和无限次重复编程中的任意一种。

本发明实施例还提供了所述存储系统的存储方法，参照图1，包括：

s1：通过所述控制单元的写入控制向所述存储阵列的不同存储阵列单元存储相互独立的数据或互为反码的数据；

s2：所述行解码单元和所述列解码单元在所述控制单元的地址控制下对所述字线和所述位线进行电压控制，以访问所述存储阵列；

s3：当所述控制单元提供第一读出使能信号，所述读出放大单元读取单条选中位线上的独立数据；

s4：当所述控制单元提供第二读出使能控制信号，所述读出放大单元同时接收不同选中位线上的位线信号，以读取不同所述位线上的互为反码的数据。

图2为本发明一些实施例的存储系统的结构框图。图3为本发明一些实施例的存储阵列的结构示意图。

参照图2，存储系统2具有控制单元21、行解码单元22、列解码单元23、存储阵列24和读出放大单元25。所述控制单元21具有逻辑控制模块211、数据缓冲模块212和地址缓冲模块213。

参照图3，第一存储阵列3包括第一存储阵列单元31和第二存储阵列单元32。第一字线wl0、所述第二字线wl1至第n+1字线wln按行依次排列，第一位线bl0与第二位线bl1按列依次排列。所述第一存储阵列3中的每个存储单元均为单值存储单元，即存储有一位数据。

具体的，所述第一存储阵列单元31中，n+1个存储单元（图中未标示）均与所述第一位线bl0相连接，且依次分别与所述第一字线wl0至所述第n+1字线wln相连接。所述第二存储阵列单元32中，n+1个存储单元（图中未标示）均与所述第二位线bl1相连接，且依次分别与所述第一字线wl0至所述第n+1字线wln相连接。

参照图2和图3，所述存储系统2通过i/o接口（input/outputinterfaace）接收来自外部总线上的控制信息，所述控制信息包括命令控制信号ctrl、数据data以及地址信号add。

参照图2和图3，所述第一字线wl0至所述第n+1字线wln与所述行解码单元22相连接，所述第一位线bl0与所述第二位线bl1通过所述列解码单元23与所述读出放大单元25相连接。

所述逻辑控制模块211接收来自外部的命令控制信号ctrl，所述数据缓冲模块212在所述逻辑控制模块211的控制下通过所述列解码单元23对所述存储阵列3进行写入控制，将来自外部设备的所述数据data写入所述存储阵列3。

参照图2和图3，所述地址缓冲模块213锁存来自外部电路的所述地址信号add，所述行解码单元22和所述列解码单元23在所述逻辑控制模块211的地址控制下对所述地址信号add进行解码，以对所述第一字线至所述第n+1字线wln、所述第一位线bl0以及所述第二位线bl1进行电压控制，以访问所述第一存储阵列3。

本发明一些具体的实施例中，参照图2和图3，当所述命令控制信号ctrl为第一写入控制信号和第一读出控制信号，所述数据缓冲模块212在所述逻辑控制模块211的第一写入使能控制下通过所述列解码单元23将所述数据data写入所述第一存储阵列单元31。当所述命令控制信号ctrl为根据所述第一写入控制信号发出的第一读出控制信号，所述逻辑控制模块211根据所述第一读出控制信号发出第一读出使能控制信号，所述行解码单元22响应于所述第一读出使能信号，接收并缓冲处理所述地址信号add中的行地址信号，以输出行地址；所述列解码单元23将所述行地址解码输出，以选中所述第一位线bl0。

当所述命令控制信号ctrl为第二写入控制信号和第二读出控制信号，所述数据缓冲模块212在所述逻辑控制模块211的第二写入使能控制下通过所述列解码单元23将所述数据data写入所述第一存储阵列单元31和所述第二存储阵列单元32，写入所述第一存储阵列单元31的第一数据与写入所述第二存储阵列单元32的第二数据互为反码。当所述命令控制信号ctrl为根据所述第二写入控制信号发出的第二读出控制信号，所述逻辑控制模块211根据所述第二读出控制信号发出第二读出使能控制信号，所述行解码单元22响应于所述第二读出使能信号，接收并缓冲处理所述地址信号add中的行地址信号，以输出行地址；所述列解码单元23将所述行地址解码输出，以同时选中所述第一位线bl0和所述第二位线bl1。

本发明一些具体的实施例中，参照图2，当所述逻辑控制模块211预存有第一配置信息，所述逻辑控制模块211接收到外部的所述命令控制信号ctrl为读出控制信号后，根据所述第一配置信息发送所述第一读出使能控制信号。所述第一配置信息表明所述数据data被写入所述第一存储阵列单元31或所述第二存储阵列单元32中的任意一个。

当所述逻辑控制模块211预存有第二配置信息，所述逻辑控制模块211接收到外部的所述命令控制信号ctrl为读出控制信号后，根据所述第二配置信息发送所述第二读出使能控制信号。所述第二配置信息表明所述数据data被写入所述第一存储阵列单元31和所述第二存储阵列单元32，写入所述第一存储阵列单元31的第一数据与写入所述第二存储阵列单元32的第二数据互为反码。所述读出放大单元25响应于所述第二读出使能控制信号，同时接收所述第一位线bl0和所述第二位线bl1的位线信号，以读取所述数据data，提高可靠性。

本发明一些实施例中，所述行解码单元为行解码器，所述列解码单元为列解码器。

图4为本发明一些实施例的第一读出放大单元的结构框图。

参照图2和图4，第一读出放大单元4具有单端放大模块41、差分放大模块42和选择输出模块43。所述单端放大模块41和所述差分放大模块42可控连接所述存储阵列24的各条位线，所述选择输出模块43在所述逻辑控制模块211的第一读出使能信号的控制下，通过所述单端放大模块41和所述差分放大模块42分别读取每条位线上的独立数据，以及在所述逻辑控制模块211的第二读出使能信号的控制下，通过所述单端放大模块和所述差分放大模块42同时接收不同位线上的位线信号，并以差分的方式读取不同位线上的互为反码的数据。

本发明一些实施例中，所述单端放大模块41与所述差分放大模块42均为差分放大器。所述选择输出模块43为选择器，所述选择器用于将读取的位线上的内容路由至总线上。

图5为本发明一些实施例的第一读出放大单元的工作状态示意图。

参照图4和图5，所述单端放大模块41由电流镜电路51、第一预充电电路52以及基准电流产生电路53组成。

其中，所述电流镜电路51具有第一pmos管511和第二pmos管512。所述第一pmos管511和所述第二pmos管512的源极均接电源电压vdd，所述第一pmos管511的栅极和所述第二pmos管512的栅极相连接，所述第一pmos管511的栅极和漏极由支路（图中未标示）连接；所述基准电流产生电路53的输出端接所述第一pmos管511的漏极，所述第二pmos管512的漏极通过列解码器57与所述第一位线bl0连接。所述第一预充电电路52具有第三pmos管521，所述第三pmos管521的源极接电源电压vdd，漏极与所述列译码器57相连接。差分放大器54的负向输入端与所述第二pmos管512的漏极的连接点为比较节点59，正向输入端接基准电压vref，输出端接选择器55的输入端。

参照图2、图4和图5，行解码器56将字线电压加载到选中字线，即所述第一字线wl0上，所述列解码器57在第一存储单元311和所述单端放大模块41之间建立电连接，所述逻辑控制模块211向所述第三pmos管521的栅极加载充电信号prch。当所述充电信号prch为低电平信号，所述第三pmos管521导通，电源电压vdd对所述列解码器57的输出端充电至预设电位后，所述逻辑控制模块211向所述第三pmos管521的栅极加载高电平信号，以使所述预充电电路关断。至此，所述第一存储单元311被选中，并从所述列解码器57输出位线电流is。

参照图5，由于所述第一pmos管511的栅极电压与所述第二pmos管512的栅极电压相同，所述第一pmos管511的源极电压与所述第二pmos管512的源极电压也相同，所述电流镜电路51将所述基准电流产生电路53输出的基准电流iref镜像为参考电流i0；所述比较节点59根据所述位线电流is和所述参考电流i0产生比较电压。

本发明一些实施例中，参照图3和图5，当所述第一存储单元311中的存储信息为0，在偏置条件下表现为导通状态，所述位线电流is大于所述参考电流i0，相应的所述差分放大器54输出高电平信号，所述高电平信号经所述选择器55加载至外部电路，以完成对所述第一存储单元311中的信息读取。

本发明一些实施例中，所述差分放大器54的两个输入端通过所述列解码单元23分别接两条选中位线，并对所述两条选中位线的输出电压进行比较以输出所述电平信号，所述选择器55根据所述差分放大器54输出的电平信号对所述两条选择位线上的数据以差分的方式进行读取，所述两条选中位线的输出电压分别为比较电压和基准电压，所述两条选中位线能够输出的数据互为反码。

图6a为本发明一些实施例的第二读出放大单元的结构框图。

参照图2和图6a，第二读出放大单元6具有第二预充电电路61、差分放大电路62和锁存电路63组成。所述第二预充电电路61在所述逻辑控制模块211的控制下向所述差分放大电路62加载充电信号prch，所述差分放大电路62根据所述充电信号prch以及所述逻辑控制模块211加载的读出使能信号sa以差分的读取所述存储阵列24中的存储信息，并经所述锁存电路63将所述存储信息输出至外部电路。

图6b为图6a所示的第二预充电电路的电路图，图6c为图6a所示的差分放大电路的电路图，图6d为图6a所示的锁存电路的电路图。图7为图6a所示的充电信号和读出使能信号的时序图。

参照图6a至图6d，所述第二预充电电路61由相互并联连接的第四pmos管611、第五pmos管612、第六pmos管613以及第七pmos管614组成。所述第四pmos管611至所述第七pmos管614的源极均接电源电压vdd。

所述差分放大电路62由第八pmos管621、第九pmos管622、第十pmos管623、第十一pmos管624、第一nmos管625、第二nmos管626以及第三nmos管627组成。所述第十pmos管623与第十一pmos管624的源极均接电源电压vdd，且交叉耦合；所述第八pmos管621的n型衬底和所述第九pmos管622的n型衬底均接电源电压vdd（图中未标示）；所述第一nmos管625的漏极接所述第十pmos管623的漏极，所述第二nmos管626的漏极接所述第十一pmos管624的漏极，且所述第一nmos管625和所述第二nmos管626交叉耦合；所述第一nmos管625和所述第二nmos管626的源极均接所述第三nmos管627的漏极，所述第三nmos管627的源极接地。所述第八pmos管621的漏极与所述第一nmos管625的漏极之间具有第一信号输出点628，所述第九pmos管622与所述第二nmos管626的漏极之间具有第二信号输出点629。

所述锁存电路63由第一反相器631、第二反相器632、第一或非门633以及第二或非门634组成的rs触发器。所述第一反相器631的输入端接所述第一信号输出点628，所述第二反相器632的输入端接所述第二信号输出点629，所述第一反相器631的输出端接所述第一或非门633的一个输入端，所述第二反相器632的输出端接所述第二或非门634的一个输入端，所述第一或非门633与所述第二或非门634交叉耦合。

本发明一些实施例中，参照图2、图3、图6b至图6d以及图7，通过充电信号prch和读出使能信号sa进行读出控制。具体的，当所述第一字线wl0被选中，且所述第一存储单元311和所述第二存储单元321中的存储信息互为反码，步骤s11中，由于所述读出使能信号sa为低电平，所述第三nmos管627关断，所述第八pmos管621和所述第九pmos管622导通，当充电信号prch跳转为低电平，所述第四pmos管611至所述第七pmos管614导通，电源电压vdd对所述列解码单元23的输出端充电至接近所述电源电压vdd的预设电位。

步骤s12中，当所述充电信号prch跳转为高电平，所述第四pmos管611至所述第七pmos管614关断，使所述第一存储单元311通过所述第一位线bl0输出的位线电流在所述第一信号输出点628上加载第一电压，同时所述第二存储单元321通过所述第二位线bl1输出的位线电流在所述第二信号输出点629上加载第二电压，所述第一电压和所述第二电压分别反映了所述第一存储单元311和所述第二存储单元321中存储的数据。所述第一电压和所述第二电压之间具有较小的电压差。

所述步骤s13中，当所述读出使能信号sa跳转为高电平，所述第八pmos管621和所述第九pmos管622关断，所述第三nmos管627导通，所述第一信号输出点628上的第一电压和所述第二信号输出点629上的第二电压由交叉耦合的所述第十pmos管623、所述第十一pmos管624、所述第一nmos管625和所述第二nmos管626进行评价。

具体的，当所述第一存储单元311的存储信息为0，所述第二存储单元321的存储信息为1，所述第一信号输出点628的第一电压接近所述第三nmos管627的漏极电位，同时也接近参考地电位vss。所述第二信号输出点629的第二电压接近所述电源电压vdd，所述锁存电路63锁存并输出逻辑低电平，以反映所述第一存储单元311和所述第二存储单元321的互补数据信息。

本发明一些实施例中，当两个所述存储阵列存储的数据互为反码，两个所述存储阵列分别属于不同的存储块。

图8为本发明一些实施例的第一存储块和第二存储块的结构示意图。参照图8，第一存储块800和第二存储块900分别沿字线方向和位线方向相邻并列设置，所述字线方向为wl方向，所述位线方向为bl方向。所述第一存储块800以及所述第二存储块900中的每个所述非挥发性存储器阵列的位线为8位总线结构。

本发明一些实施例中，所述第一存储块800以及所述第二存储块900中的每个所述非挥发性存储器阵列的位线为n位总线结构，所述n为大于等于1的整数。

本发明一些具体的实施例中，所述n为1、16或32中的任意一种。

参照图8，所述第一存储块800的第三存储阵列810输出的数据与所述第二存储块900的第七存储阵列910输出的数据、所述第一存储块800的第四存储阵列820输出的数据与所述第二存储块900的第八存储阵列920输出的数据、所述第一存储块800的第五存储阵列（图中未标示）输出的数据与所述第二存储块900的第九存储阵列（图中未标示）输出的数据以及所述第一存储块800的第六存储阵列840输出的数据与所述第二存储块900的第十存储阵列940输出的数据均互为反码。

本发明一些实施例中，每个存储块中的存储阵列的数目为n，所述n为大于等于1的正整数。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。