1.一种设备，其包括：
存储器阵列，其具有多个存储器单元，所述多个存储器单元中的每一存储器单元与所述存储器阵列的多个存取线中的一者相关联；
信号开发高速缓冲存储器，其具有不同于所述存储器阵列的所述多个存储器单元的多个存储元件；
感测放大器阵列，其具有多个感测放大器，所述多个感测放大器中的每一感测放大器经配置以至少部分地基于感测来自所述信号开发高速缓冲存储器的信令而输出逻辑状态；
第一选择组件，其可操作以将所述存储器阵列的所述多个存取线与所述信号开发高速缓冲存储器选择性地耦合；及
第二选择组件，其可操作以将所述信号开发高速缓冲存储器与所述感测放大器阵列的所述多个感测放大器选择性地耦合。
2.根据权利要求1所述的设备，其进一步包括：
第三选择组件，其可操作以将所述存储器阵列的所述多个存取线与所述感测放大器阵列的所述多个感测放大器选择性地耦合。
3.根据权利要求1所述的设备，其中所述存储器阵列包括多个域，所述域中的每一者与所述存储器阵列的所述多个存取线的相应子组相关联，且所述域中的每一者与相应多个第二存取线相关联以将所述存储器阵列的存储器单元与所述多个存取线的所述相应子组选择性地耦合。
4.根据权利要求3所述的设备，其中所述设备可操作以并发地选择所述多个域中的第一者的所述相应多个第二存取线中的一或多者及所述多个域中的第二者的所述相应多个第二存取线中的一或多者。
5.根据权利要求3所述的设备，其中所述域中的每一者包括相应组子域，所述子域中的每一者与对应于所述相应域的所述多个存取线的所述子组内的相应群组相关联。
6.根据权利要求5所述的设备，其中所述子域中的每一者与可独立控制的板节点相关联。
7.根据权利要求5所述的设备，其中所述域中的每一者包括域内的第二存取线的相应分段，所述子域中的每一者与对应于所述相应域的所述多个存取线的所述子组内的相应群组相关联。
8.根据权利要求5所述的设备，其中所述第二存取线包括字线，且针对给定域，所述设备可操作以：
将第一字线驱动器与所述给定域内的第一字线的第一分段及与所述给定域内的第二字线的第二分段并发地耦合；且
将第二字线驱动器与所述给定域内的所述第一字线的第二分段及与所述给定域内的所述第二字线的第一分段并发地耦合。
9.根据权利要求5所述的设备，其中所述信号开发高速缓冲存储器与多个高速缓冲存储器线相关联，所述高速缓冲存储器线中的每一者与所述多个存储元件的相应子组耦合。
10.根据权利要求9所述的设备，其中所述高速缓冲存储器线中的每一者的所述多个存储元件的所述相应子组的数量与对应于相应域的所述多个存取线的所述子组内的所述相应群组的数量成比例。
11.根据权利要求10所述的设备，其中所述高速缓冲存储器线中的每一者的所述多个存储元件的所述相应子组的所述数量的整数倍等于读取命令的数据位的数量、写入命令的数据位的数量或两者。
12.根据权利要求1所述的设备，其中：
所述第一选择组件经配置以用于所述多个存储器单元与所述信号开发高速缓冲存储器的所述多个存储元件之间具有第一等待时间的信号交换；且
所述第二选择组件经配置以用于所述信号开发高速缓冲存储器的所述多个存储元件与所述多个感测放大器之间具有第二等待时间的信号交换，所述第二等待时间小于所述第一等待时间。
13.根据权利要求1所述的设备，其中所述第一选择组件可操作以将所述存储器阵列的所述多个存取线的子组中的每一存取线与所述信号开发高速缓冲存储器的所述多个存储元件的子组中的相应一个存储元件并发地耦合。
14.根据权利要求1所述的设备，其中所述第二选择组件可操作以将所述信号开发高速缓冲存储器的所述多个存储元件的子组中的每一存储元件与所述感测放大器阵列的所述多个感测放大器中的相应一者耦合。
15.根据权利要求1所述的设备，其中所述多个存储元件中的每一存储元件经配置以在所述相应存储元件与所述存储器阵列或所述感测放大器阵列中的一者或两者隔离时维持对应于逻辑状态的信号状态。
16.根据权利要求1所述的设备，其中所述多个感测放大器中的每一感测放大器经配置以接收写入命令的目标逻辑状态且至少部分地基于所述目标逻辑状态而产生写入信号。
17.根据权利要求16所述的设备，其中，为将所述目标逻辑状态写入到目标存储器单元，所述设备经配置以：
经由所述第二选择组件将所述写入信号从所述多个感测放大器中的相应一者运送到所述信号开发高速缓冲存储器的所述多个存储元件中的一者；且
经由所述第一选择组件将第二写入信号从所述信号开发高速缓冲存储器的所述多个存储元件中的所述一者运送到所述目标存储器单元，所述第二写入信号至少部分地基于将所述写入信号运送到所述信号开发高速缓冲存储器的所述多个存储元件中的所述一者。
18.根据权利要求16所述的设备，其中，为将所述目标逻辑状态写入到目标存储器单元，所述设备经配置以：
将所述信号开发高速缓冲存储器的所述多个存储元件与所述写入信号隔离；且
经由所述第一选择组件及所述第二选择组件将所述写入信号运送到所述目标存储器单元。
19.根据权利要求1所述的设备，其中所述多个存储器单元中的每一存储器单元包括相应存储元件，所述相应存储元件具有不同于所述信号开发高速缓冲存储器的所述多个存储元件的架构。
20.根据权利要求19所述的设备，其中所述多个存储器单元中的每一存储器单元的所述相应存储元件包括铁电单元。
21.根据权利要求19所述的设备，其中所述多个存储器单元中的每一存储器单元的所述相应存储元件包括材料存储器元件。
22.根据权利要求19所述的设备，其中所述信号开发高速缓冲存储器的所述多个存储元件中的每一存储元件包括线性电容器。
23.根据权利要求1所述的设备，其进一步包括：
控制器，其经配置以管理刷新程序来维持由所述信号开发高速缓冲存储器的所述多个存储元件存储的高速缓冲存储器信号。
24.根据权利要求1所述的设备，其中：
所述多个存储器单元中的每一存储器单元可操作以存储一组多于两个逻辑状态中的一者；且
所述第一选择组件可操作以将所述存储器阵列的所述存取线中的一者与所述信号开发高速缓冲存储器的所述多个存储元件中的两者或多于两者选择性地耦合。
25.根据权利要求1所述的设备，其中：
所述信号开发高速缓冲存储器的每一存储元件可操作以存储一组多于两个高速缓冲存储器信号状态中的一者；且
所述第一选择组件可操作以将所述信号开发高速缓冲存储器的所述多个存储元件中的一者与所述存储器阵列的所述存取线中的两者或多于两者选择性地耦合。
26.根据权利要求1所述的设备，其中：
所述信号开发高速缓冲存储器的每一存储元件可操作以存储一组多于两个高速缓冲存储器信号状态中的一者；且
所述第一选择组件可操作以将所述信号开发高速缓冲存储器的所述多个存储元件中的一者与所述多个存储器单元中的两者或多于两者选择性地耦合。
27.一种方法，其包括：
将存储器阵列的多个存取线与信号开发高速缓冲存储器耦合，其中所述多个存取线中的每一者对应于所述存储器阵列的一组存储器单元中的相应一者；
在所述信号开发高速缓冲存储器的多个高速缓冲存储器元件中的每一者处且至少部分地基于将所述多个存取线与所述信号开发高速缓冲存储器耦合而存储对应于由所述组存储器单元中的相应一者存储的逻辑状态的信号状态；
至少部分地基于所述存储而将所述信号开发高速缓冲存储器的所述多个高速缓冲存储器元件与感测放大器阵列耦合；及
在所述感测放大器阵列的多个感测放大器中的每一者处至少部分地基于所存储的相应信号状态及所述多个高速缓冲存储器元件与所述感测放大器阵列的所述耦合而感测相应逻辑信号。
28.根据权利要求27所述的方法，其中将所述存储器阵列的所述组存取线与所述信号开发高速缓冲存储器耦合包括：
在第一时间间隔期间将所述组存取线中的第一存取线与所述多个高速缓冲存储器元件中的第一高速缓冲存储器元件耦合；及
在至少部分地与所述第一时间间隔重叠的第二时间间隔期间将所述组存取线中的第二存取线与所述多个高速缓冲存储器元件中的第二高速缓冲存储器元件耦合。
29.根据权利要求28所述的方法，其中将所述信号开发高速缓冲存储器与感测放大器阵列耦合包括：
在第三时间间隔期间将所述多个高速缓冲存储器元件中的所述第一高速缓冲存储器元件与所述感测放大器阵列的第一感测放大器耦合；及
在继所述第三时间间隔之后的第四时间间隔期间将所述多个高速缓冲存储器元件中的所述第二高速缓冲存储器元件与所述感测放大器阵列的所述第一感测放大器耦合。
30.根据权利要求28所述的方法，其中将所述信号开发高速缓冲存储器与感测放大器阵列耦合包括：
在第三时间间隔期间将所述多个高速缓冲存储器元件中的所述第一高速缓冲存储器元件与所述感测放大器阵列的第一感测放大器耦合；及
在至少部分地与所述第三时间间隔重叠的第四时间间隔期间将所述多个高速缓冲存储器元件中的所述第二高速缓冲存储器元件与所述感测放大器阵列的第二感测放大器耦合。
31.根据权利要求27所述的方法，其进一步包括：
在存储器装置处从请求装置接收读取命令，其中将所述存储器阵列的所述组存取线与所述信号开发高速缓冲存储器耦合是至少部分地基于所述读取命令。
32.根据权利要求27所述的方法，其进一步包括：
在将相应高速缓冲存储器信号存储在所述信号开发高速缓冲存储器的所述多个高速缓冲存储器元件中的每一者处之后，在所述存储器装置处从请求装置接收读取命令，其中将所述信号开发高速缓冲存储器与所述感测放大器阵列耦合是至少部分地基于所述读取命令。
33.根据权利要求27所述的方法，其中所述存储器阵列包括各自与多个字线的相应子组相关联的多个域，所述方法进一步包括：
激活所述多个域中的第一域的字线以将所述组存储器单元的第一子组与所述组存取线的第一子组耦合；及
激活所述多个域中的第二域的字线以将所述组存储器单元的第二子组与所述组存取线的第二子组耦合。
34.根据权利要求33所述的方法，其中所述多个域中的每一者与多个板节点中的一或多者相关联，所述多个板节点各自可操作以独立于所述多个板节点中的其它板节点而被偏置，所述方法进一步包括：
偏置所述第一域的板节点，其中存储对应于由存储器单元的所述第一子组存储的所述逻辑状态的所述高速缓冲存储器信号是至少部分地基于偏置所述第一域的所述板节点；及
偏置所述第二域的板节点，其中存储对应于由存储器单元的所述第二子组存储的所述逻辑状态的所述高速缓冲存储器信号是至少部分地基于偏置所述第二域的所述板节点。
35.一种方法，其包括：
在包含存储器阵列的存储器装置处接收写入命令，所述写入命令包括用于写入到所述存储器阵列的多个存储器单元的多个逻辑状态；
至少部分地基于所述写入命令而确定要将针对所述多个逻辑状态中的每一者的相应高速缓冲存储器信号存储在信号开发高速缓冲存储器的多个存储元件中的相应存储元件处；
至少部分地基于所述确定而将感测放大器阵列的多个感测放大器耦合到所述信号开发高速缓冲存储器的所述多个存储元件以将针对所述多个逻辑状态中的每一者的所述相应高速缓冲存储器信号存储到所述相应存储元件；
在将针对所述多个逻辑状态中的每一者的所述相应高速缓冲存储器信号存储到所述相应存储元件之后，将所述多个存储元件与所述多个存储器单元耦合；及
至少部分地基于将所述多个存储元件与所述存储器阵列的所述多个存储器单元耦合而将所述多个逻辑状态写入到所述多个存储器单元。
36.根据权利要求35所述的方法，其中将针对所述多个逻辑状态中的每一者的所述相应高速缓冲存储器信号存储在所述信号开发高速缓冲存储器的所述相应存储元件处包括：
在第一时间间隔期间将感测放大器阵列的第一感测放大器与所述多个存储元件中的第一存储元件耦合；及
在继所述第一时间间隔之后的第二时间间隔期间将所述感测放大器阵列的所述第一感测放大器与所述多个存储元件中的第二存储元件耦合。
37.根据权利要求36所述的方法，其中将所述多个存储元件与所述多个存储器单元耦合包括：
在第三时间间隔期间将所述多个存储元件中的所述第一存储元件与所述多个存储器单元中的第一存储器单元耦合；及
在与所述第三时间间隔重叠的第四时间间隔期间将所述多个存储元件中的所述第二存储元件与所述多个存储器单元中的第二存储器单元耦合。
38.一种设备，其包括：
存储器阵列，其包括多个存储器单元；
信号开发高速缓冲存储器，其包括不同于一组存储器单元的多个高速缓冲存储器元件；
感测放大器，其包括多个感测放大器；及
控制器，其可操作以：
将所述存储器阵列的多个存取线与所述信号开发高速缓冲存储器耦合，其中所述多个存取线中的每一者对应于所述多个存储器单元中的相应一者；
在所述多个高速缓冲存储器元件中的每一者处且至少部分地基于将所述多个存取线与所述信号开发高速缓冲存储器耦合而存储对应于由所述多个存储器单元中的相应一者存储的逻辑状态的信号状态；
至少部分地基于所述存储而将所述多个高速缓冲存储器元件与感测放大器阵列耦合；且
在所述多个感测放大器中的每一者处至少部分地基于相应信号状态及将所述多个高速缓冲存储器元件与所述感测放大器阵列耦合而感测相应逻辑信号。
39.一种设备，其包括：
存储器阵列，其包括多个存储器单元；
信号开发高速缓冲存储器，其包括不同于一组存储器单元的多个高速缓冲存储器元件；
感测放大器，其包括多个感测放大器；及
控制器，其可操作以：
接收写入命令，所述写入命令包括用于写入到所述多个存储器单元的多个逻辑状态；
至少部分地基于所述写入命令而确定要将针对所述多个逻辑状态中的每一者的相应高速缓冲存储器信号存储在所述多个高速缓冲存储器元件中的相应一者处；
至少部分地基于所述确定而将所述多个感测放大器与所述多个高速缓冲存储器元件耦合以将针对所述多个逻辑状态中的每一者的所述相应高速缓冲存储器信号存储到所述相应高速缓冲存储器元件；
在将针对所述多个逻辑状态中的每一者的所述相应高速缓冲存储器信号存储到所述相应高速缓冲存储器元件之后，将所述多个高速缓冲存储器元件与所述多个存储器单元耦合；及
至少部分地基于将所述多个高速缓冲存储器元件与所述多个存储器单元耦合而将所述多个逻辑状态写入到所述多个存储器单元。
40.一种设备，其包括：
存储器阵列，其具有多个存储器单元，所述多个存储器单元中的每一存储器单元与所述存储器阵列的多个存取线中的一者相关联；
信号开发高速缓冲存储器，其具有不同于所述存储器阵列的所述多个存储器单元的多个存储元件；
感测放大器阵列，其具有多个感测放大器，所述多个感测放大器中的每一感测放大器经配置以至少部分地基于锁存来自所述信号开发高速缓冲存储器的信令而输出逻辑状态；及
选择电路系统，其可操作以：
将所述存储器阵列的所述多个存取线与所述信号开发高速缓冲存储器选择性地耦合；
将所述信号开发高速缓冲存储器与所述感测放大器阵列的所述多个感测放大器选择性地耦合；
将所述存储器阵列的所述多个存取线与所述感测放大器阵列的所述多个感测放大器选择性地耦合；
或其任一组合。
41.根据权利要求40所述的设备，其中所述选择电路系统可操作以支持所述存储器阵列的所述多个存取线、所述信号开发高速缓冲存储器及所述感测放大器阵列的所述多个感测放大器的并发耦合。
42.根据权利要求40所述的设备，其中所述选择电路系统可操作以支持所述存储器阵列的所述多个存取线中的一者、所述信号开发高速缓冲存储器的高速缓冲存储器元件中的一者及所述感测放大器阵列的一个所述多个感测放大器的并发耦合。
43.根据权利要求40所述的设备，其中所述选择电路系统可重新配置以支持用于将信息回写到所述存储器阵列的策略之间的改变。