数据传输电路及方法、存储装置与流程

1.本技术涉及集成电路领域，特别是涉及一种数据传输电路及方法、存储装置。


背景技术：

2.半导体存储装置通常包括存储阵列区和外围电路区，其中，存储阵列区设置有包括多个存储单元的存储单元阵列；外围电路区设置有控制读写的控制电路和用于存储模式寄存器数据的模式寄存器。存储在模式寄存器中的模式寄存器数据可以通过发出模式寄存器读命令读出。
3.如果在满足特定类型的半导体存储装置的工作参数需求的前提下，设置响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，实现响应模式寄存器读命令读出模式寄存器数据的传输路径，与响应阵列区数据读命令读出阵列区数据的传输路径时序相同。


技术实现要素：

4.基于此，有必要针对上述背景技术中的技术问题提供一种能够提高数据传输效率的数据传输电路及方法、存储装置。
5.为了实现上述目的及其他目的，本技术的第一方面提供了一种数据传输电路，包括模式寄存器数据存储单元及阵列区数据存储单元，模式寄存器数据存储单元用于响应第一时钟信号而输出模式寄存器数据；阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，阵列区数据存储单元用于响应第一指针信号接收阵列区数据，以及还用于响应第二指针信号输出所述阵列区数据。
6.于上述实施例中的数据传输电路中，通过设置模式寄存器数据存储单元响应第一时钟信号而输出模式寄存器数据，并设置阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，用于响应第一指针信号接收阵列区数据并响应第二指针信号输出所述阵列区数据，实现对模式寄存器数据存储单元及阵列区数据存储单元的区别控制，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，以精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。
7.在其中一个实施例中，所述阵列区数据存储单元包括多个第一存储单元，各所述第一存储单元的输出端均连接于所述第一节点，各所述第一存储单元的输入端均连接于第一数据信号线，所述第一数据信号线用于传输所述阵列区数据，以便于实现对阵列区数据传输的精准控制。
8.在其中一个实施例中，所述第一指针信号与所述第二指针信号的驱动时钟频率相同，以便于设置阵列区数据存储单元的输入数据与输出数据保持一致的传输速率，实现数据的边进边出。
9.在其中一个实施例中，所述数据传输电路还包括串并行转换电路及数据驱动模
块，串并行转换电路的输入端连接于所述第一节点；数据驱动模块与所述串并行转换电路的输出端连接，用于输出所述模式寄存器数据或所述阵列区数据。通过利用串并行转换电路将接收数据转换为并行数据后提供给数据驱动模块输出，便于提高数据传输的效率。
10.在其中一个实施例中，所述数据传输电路还包括模式寄存器数据处理单元，所述模式寄存器数据处理单元包括模式寄存器读命令处理单元、先入先出指针处理单元及先入先出数据处理单元，模式寄存器读命令处理单元用于根据接收的模式寄存器读命令、第二时钟信号及预设读延迟信号生成所述第一时钟信号；先入先出指针处理单元用于响应所述模式寄存器读命令，生成第三指针信号及第四指针信号；先入先出数据处理单元与所述先入先出指针处理单元及所述模式寄存器数据存储单元均连接，用于响应所述第三指针信号从模式寄存器读出模式寄存器数据，以及还用于响应所述第四指针信号向所述模式寄存器数据存储单元输出所述模式寄存器数据。通过根据模式寄存器读命令、第二时钟信号及预设读延迟信号控制模式寄存器数据经由模式寄存器数据存储单元输出的时间，实现精准控制模式寄存器数据、阵列区数据依次经由各自的数据输出通道输出。
11.在其中一个实施例中，所述第三指针信号与所述第四指针信号的驱动时钟频率相同，以便于实现对先入先出数据处理单元读取数据与输出数据之间时间差的精准控制。
12.在其中一个实施例中，所述数据传输电路还包括命令解码电路及阵列区数据处理单元，命令解码电路的第一输出端与所述模式寄存器读命令处理单元的输入端及所述先入先出指针处理单元的输入端均连接，用于接收读命令，对所述读命令解码并判断所述读命令是否为所述模式寄存器读命令，若是，则输出所述模式寄存器读命令，反之，则生成阵列区数据读命令；阵列区数据处理单元的输入端与所述命令解码电路的第二输出端连接，用于响应所述阵列区数据读命令，从存储单元阵列中读出阵列区数据，以提供给所述阵列区数据存储单元。本实施例实现经由所述数据传输电路读出模式寄存器数据及阵列区数据，相对于采用不同的数据传输电路读出模式寄存器数据及阵列区数据，以便于进一步提高半导体存储装置的集成度。
13.在其中一个实施例中，所述先入先出数据处理单元包括第二存储单元，多个所述第二存储单元的输出端均连接于第二节点；所述第二存储单元包括存储子单元和驱动器，所述驱动器的输入端连接于所述存储子单元的输出端，所述存储子单元在所述第三指针信号驱动下接收所述模式寄存器数据，所述驱动器在所述第四指针信号驱动下输出所述模式寄存器数据，使得先入先出数据处理单元配合先入先出指针处理单元，实现对响应模式寄存器读命令从模式寄存器读出模式寄存器数据的时间的精准控制，从而能够精准控制响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配。
14.在其中一个实施例中，各所述存储子单元的数据输入端均连接于所述模式寄存器，以便于各所述存储子单元响应所述第三指针信号从所述模式寄存器读出模式寄存器数据。
15.本技术的第二方面提供了一种数据传输电路，包括可控延迟模块、模式寄存器数据处理单元、阵列区数据存储单元及模式寄存器数据存储单元，可控延迟模块用于响应模式寄存器读命令而生成预设读延迟信号；模式寄存器数据处理单元与所述可控延迟模块连接，用于响应所述模式寄存器读命令从模式寄存器读出模式寄存器数据，以及还用于响应
所述预设读延迟信号而向模式寄存器数据存储单元输出所述模式寄存器数据；阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，用于响应第一指针信号接收阵列区数据，以及还用于响应第二指针信号输出所述阵列区数据；所述模式寄存器数据存储单元用于响应第一时钟信号而输出所述模式寄存器数据。
16.于上述实施例中的数据传输电路中，通过设置可控延迟模块响应模式寄存器读命令而生成预设读延迟信号，使得模式寄存器数据处理单元响应模式寄存器读命令从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号而向模式寄存器数据存储单元输出所述模式寄存器数据；并设置模式寄存器数据存储单元响应第一时钟信号而输出模式寄存器数据，阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，阵列区数据存储单元能够响应第一指针信号接收阵列区数据并响应第二指针信号输出所述阵列区数据，实现对模式寄存器数据存储单元及阵列区数据存储单元的区别控制，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，以精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。本技术中的可控延迟模块的操作延迟一旦确定，受工作环境变化的影响很小，能够有效避免因工作环境影响导致数据传输通路出现控制错误；并且，可控延迟模块的操作延迟可以控制调整，能够满足不同类型半导体存储装置的工作参数需求。
17.在其中一个实施例中，所述模式寄存器数据处理单元输出所述模式寄存器数据的起始时刻，与所述可控延迟模块接收所述模式寄存器读命令的时刻之间的时间差为第一预设阈值，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配。
18.在其中一个实施例中，所述可控延迟模块包括基准延迟单元及可控延迟单元，基准延迟单元用于响应所述模式寄存器读命令而生成初始预设读延迟信号；可控延迟单元与所述基准延迟单元的输出端及所述模式寄存器数据处理单元的输入端均连接，用于自接收所述初始预设读延迟信号时刻起，延迟预设延迟时间后，生成所述预设读延迟信号；其中，所述可控延迟单元的操作延迟，与所述基准延迟单元的操作延迟之和等于所述第一预设阈值，使得可控延迟单元的操作延迟范围缩小，以提高调控可控延迟模块的操作延迟为第一预设阈值的效率及精度。
19.在其中一个实施例中，所述可控延迟单元包括至少两个串联的延迟单元；至少一个所述延迟单元与一第一可控开关单元并联；其中，通过控制各所述第一可控开关单元的通断，改变所述可控延迟单元中串联在所述基准延迟单元与所述模式寄存器数据处理单元之间的延迟单元的数量，以调整所述可控延迟单元的操作延迟，实现对可控延迟单元的操作延迟的梯度控制，以提高调控可控延迟模块的操作延迟为第一预设阈值的效率及精度。
20.在其中一个实施例中，所述阵列区数据存储单元包括多个第一存储单元，各所述第一存储单元的输出端均连接于所述第一节点，各所述第一存储单元的输入端均连接于第一数据信号线，所述第一数据信号线用于传输所述阵列区数据，以便于实现对阵列区数据传输的精准控制。
21.在其中一个实施例中，所述第一指针信号与所述第二指针信号的驱动时钟频率相同，以便于设置阵列区数据存储单元的输入数据与输出数据保持一致的传输速率，实现数据的边进边出。
22.在其中一个实施例中，所述模式寄存器数据处理单元包括模式寄存器读命令处理单元、先入先出指针处理单元及先入先出数据处理单元，模式寄存器读命令处理单元用于根据接收的模式寄存器读命令、第二时钟信号及预设读延迟信号生成所述第一时钟信号；先入先出指针处理单元用于响应所述模式寄存器读命令生成第三指针信号及第四指针信号；先入先出数据处理单元与所述先入先出指针处理单元及所述模式寄存器数据存储单元均连接，用于响应所述第三指针信号从模式寄存器读出模式寄存器数据，以及还用于响应所述第四指针信号向所述模式寄存器数据存储单元输出所述模式寄存器数据。
23.在其中一个实施例中，所述第三指针信号与所述第四指针信号的驱动时钟频率相同，以便于实现对先入先出数据处理单元读取数据与输出数据之间时间差的精准控制。
24.在其中一个实施例中，所述数据传输电路还包括命令解码电路及阵列区数据处理单元，命令解码电路的第一输出端与所述模式寄存器读命令处理单元的输入端及所述先入先出指针处理单元的输入端均连接，用于接收读命令，对所述读命令解码并判断所述读命令是否为所述模式寄存器读命令，若是，则输出所述模式寄存器读命令，反之，则生成阵列区数据读命令；阵列区数据处理单元的输入端与所述命令解码电路的第二输出端连接，用于响应所述阵列区数据读命令，从存储单元阵列中读出阵列区数据，以提供给所述阵列区数据存储单元。
25.本技术的第三方面提供了一种数据传输电路，包括延迟模块、模式寄存器数据处理单元、阵列区数据存储单元及模式寄存器数据存储单元，延迟模块用于自接收模式寄存器读命令时刻起，延迟第一预设时间后，生成预设读延迟信号；模式寄存器数据处理单元与所述延迟模块连接，用于响应所述模式寄存器读命令从模式寄存器读出模式寄存器数据，以及还用于响应所述预设读延迟信号而向模式寄存器数据存储单元输出所述模式寄存器数据；阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，用于响应第一指针信号接收阵列区数据，以及还用于响应第二指针信号输出所述阵列区数据；其中，所述模式寄存器数据存储单元用于响应第一时钟信号而输出模式寄存器数据。
26.于上述实施例中的数据传输电路中，通过设置延迟模块自接收模式寄存器读命令时刻起，延迟第一预设时间后，生成预设读延迟信号，使得模式寄存器数据处理单元响应模式寄存器读命令从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号而向模式寄存器数据存储单元输出所述模式寄存器数据；并设置模式寄存器数据存储单元响应第一时钟信号而输出模式寄存器数据，阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，阵列区数据存储单元能够响应第一指针信号接收阵列区数据并响应第二指针信号输出所述阵列区数据，实现对模式寄存器数据存储单元及阵列区数据存储单元的区别控制，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，并精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。
27.在其中一个实施例中，所述延迟模块包括第一延迟单元、第二延迟单元及第三延迟单元，第一延迟单元用于自接收所述模式寄存器读命令时刻起，延迟第二预设时间后，生成第一预设读延迟信号；第二延迟单元与所述第一延迟单元的输出端连接，用于自接收所述第一预设读延迟信号时刻起，延迟第三预设时间后，生成第二预设读延迟信号，所述第三
预设时间与列选择控制模块的操作延迟相等；第三延迟单元与所述第二延迟单元的输出端及所述模式寄存器数据处理单元的输入端均连接，用于自接收所述第二预设读延迟信号时刻起，延迟第四预设时间后，生成所述预设读延迟信号；其中，所述第二预设时间、所述第三预设时间及所述第四预设时间之和，与所述第一预设时间相等。本实施例能够避免特定类型半导体存储装置中列选择控制模块的操作延迟对传输电路的影响。
28.在其中一个实施例中，所述第三延迟单元包括第一子延迟单元及第二子延迟单元，第一子延迟单元与所述第二延迟单元的输出端连接，用于自接收所述第二预设读延迟信号时刻起，延迟第五预设时间后，生成第三预设读延迟信号，所述第五预设时间与读写放大器的操作延迟相等；第二子延迟单元与所述第一子延迟单元的输出端及所述模式寄存器数据处理单元的输入端均连接，用于自接收所述第三预设读延迟信号时刻起，延迟第六预设时间后，生成所述预设读延迟信号；其中，所述第五预设时间与所述第六预设时间之和，与所述第四预设时间相等。本实施例能够避免特定类型半导体存储装置中读写放大器的操作延迟对传输电路的影响。
29.在其中一个实施例中，所述阵列区数据存储单元包括多个第一存储单元，各所述第一存储单元的输出端均连接于所述第一节点，各所述第一存储单元的输入端均连接于第一数据信号线，所述第一数据信号线用于传输所述阵列区数据。
30.在其中一个实施例中，所述第一指针信号与所述第二指针信号的驱动时钟频率相同。
31.在其中一个实施例中，所述模式寄存器数据处理单元包括模式寄存器读命令处理单元、先入先出指针处理单元及先入先出数据处理单元，模式寄存器读命令处理单元用于根据接收的模式寄存器读命令、第二时钟信号及预设读延迟信号生成所述第一时钟信号；先入先出指针处理单元用于响应所述模式寄存器读命令生成第三指针信号及第四指针信号；先入先出数据处理单元与所述先入先出指针处理单元及所述模式寄存器数据存储单元均连接，用于响应所述第三指针信号从模式寄存器读出模式寄存器数据，以及还用于响应所述第四指针信号向所述模式寄存器数据存储单元输出所述模式寄存器数据。
32.在其中一个实施例中，所述第三指针信号与所述第四指针信号的驱动时钟频率相同。
33.在其中一个实施例中，所述数据传输电路还包括命令解码电路及阵列区数据处理单元，命令解码电路的第一输出端与所述模式寄存器读命令处理单元的输入端及所述先入先出指针处理单元的输入端均连接，用于接收读命令，对所述读命令解码并判断所述读命令是否为所述模式寄存器读命令，若是，则输出所述模式寄存器读命令，反之，则生成阵列区数据读命令；阵列区数据处理单元的输入端与所述命令解码电路的第二输出端连接，用于响应所述阵列区数据读命令，从存储单元阵列中读出阵列区数据，以提供给所述阵列区数据存储单元。
34.本技术的第四方面提供了一种存储装置，包括存储单元阵列、模式寄存器及任一本技术实施例中所述的数据传输电路；其中，存储单元阵列用于存储阵列区数据，模式寄存器用于存储模式寄存器数据。本实施例使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，实现响应模式寄存器读命令读出模式寄存器数据的传输路径，与响应阵列区数据读命令读出阵列区数据的传输路径时
序相同。
35.本技术的第五方面提供了一种数据传输方法，包括：
36.基于模式寄存器数据存储单元响应第一时钟信号，输出模式寄存器数据；
37.基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点。
38.本技术的第六方面提供了一种数据传输方法，包括：
39.基于可控延迟模块响应模式寄存器读命令，生成预设读延迟信号；
40.基于模式寄存器数据处理单元响应所述模式寄存器读命令，从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号，向模式寄存器数据存储单元输出所述模式寄存器数据；
41.基于所述模式寄存器数据存储单元响应第一时钟信号，输出模式寄存器数据；以及
42.基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点。
43.本技术的第七方面提供了一种数据传输方法，包括：
44.自接收模式寄存器读命令时刻起，延迟模块延迟第一预设时间后，生成预设读延迟信号；
45.基于模式寄存器数据处理单元响应所述模式寄存器读命令，从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号，向模式寄存器数据存储单元输出所述模式寄存器数据；
46.基于所述模式寄存器数据存储单元响应第一时钟信号，输出模式寄存器数据；以及
47.基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点。
附图说明
48.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
49.图1为本技术第一实施例中提供的一种数据传输电路的结构框图；
50.图2为本技术第二实施例中提供的一种数据传输电路的结构框图；
51.图3为本技术第三实施例中提供的一种数据传输电路的结构框图；
52.图4为本技术第四实施例中提供的一种数据传输电路的结构框图；
53.图5a为本技术第五实施例中提供的一种数据传输电路的结构框图；
54.图5b为本技术第六实施例中提供的一种数据传输电路的结构框图；
55.图6为本技术一实施例中提供的一种数据传输电路中先入先出数据处理单元的结构框图；
56.图7为本技术另一实施例中提供的一种数据传输电路中先入先出数据处理单元的结构框图；
57.图8a为本技术第七实施例中提供的一种数据传输电路的结构框图；
58.图8b为本技术第八实施例中提供的一种数据传输电路的结构框图；
59.图8c为本技术第九实施例中提供的一种数据传输电路的结构框图；
60.图8d为本技术一实施例中提供的一种数据传输电路中阵列区数据存储单元的结构框图；
61.图8e为本技术第十实施例中提供的一种数据传输电路的结构框图；
62.图8f为本技术第十一实施例中提供的一种数据传输电路的结构框图；
63.图8g为图8f的一种实施方式示意图；
64.图9a为本技术第十二实施例中提供的一种数据传输电路的结构框图；
65.图9b为本技术第十三实施例中提供的一种数据传输电路的结构框图；
66.图9c为本技术第十四实施例中提供的一种数据传输电路的结构框图；
67.图9d为本技术第十五实施例中提供的一种数据传输电路的结构框图；
68.图9e为本技术第十六实施例中提供的一种数据传输电路的结构框图；
69.图9f为图9e的一种实施方式示意图；
70.图10a为本技术一实施例中提供的一种数据传输电路对读命令的响应时序示意图；
71.图10b为本技术一实施例中提供的一种数据传输电路的工作时序示意图；
72.图11a为一种用于响应模式寄存器读命令的延迟电路的结构框图；
73.图11b为图11a的工作时序示意图；
74.图11c为另一种用于响应模式寄存器读命令的延迟电路的结构框图；
75.图12为本技术一实施例中提供的一种数据传输方法的流程示意图；
76.图13为本技术另一实施例中提供的一种数据传输方法的流程示意图；
77.图14为本技术又一实施例中提供的一种数据传输方法的流程示意图。
78.附图标记说明：
79.100、数据传输电；1、模式寄存器数据存储单元；3、阵列区数据存储单元；4、延迟模块；31、第一存储单元；10、可控延迟模块；20、模式寄存器数据处理单元；200、模式寄存器；11、基准延迟单元；12、可控延迟单元；121、延迟单元；122、第一可控开关单元；41、第一延迟单元；42、第二延迟单元；43、第三延迟单元；431、第一子延迟单元；432、第二子延迟单元；1101、第一读操作延迟单元；1201、列选择控制模块；1301、第三读操作延迟单元；21、先入先出指针处理单元；22、先入先出数据处理单元；23、模式寄存器读命令处理单元；221、第二存储单元；2211、存储子单元；2212、驱动器；30、命令解码电路；40、阵列区数据处理单元；300、存储单元阵列；50、第一选择器；51、先入先出存储单元；52、选择模块；511、第三存储单元；60、先入先出存储器；70、串并行转换电路；80、数据驱动模块；90、数据终端；501、第一触发器；502、第二触发器；503、第三触发器；504、第四触发器；400、延迟链；1000、存储装置；2000、延迟电路。
具体实施方式
80.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
81.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
82.另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于
……”
。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
83.应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本技术的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
84.请参考图1，在本技术的一个实施例中，提供了一种数据传输电路100，包括模式寄存器数据存储单元1及阵列区数据存储单元3，模式寄存器数据存储单元1用于响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2；阵列区数据存储单元3的输出端与模式寄存器数据存储单元1的输出端均连接于第一节点a，阵列区数据存储单元3用于响应第一指针信号fifoin_array接收阵列区数据arraydata，以及还用于响应第二指针信号fifoout_array输出阵列区数据arraydata。
85.作为示例，请继续参考图1，通过设置模式寄存器数据存储单元1响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2，其中，模式寄存器数据存储单元1在响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2之前，从前级数据线读取模式寄存器数据mrrdata1；然后设置阵列区数据存储单元3的输出端与模式寄存器数据存储单元1的输出端均连接于第一节点a，用于响应第一指针信号fifoin_array接收阵列区数据arraydata并响应第二指针信号fifoout_array输出阵列区数据arraydata，实现对模式寄存器数据存储单元1及阵列区数据存储单元3的区别控制，使得响应模式寄存器读命令读出模式寄存器数据mrrdata2的时间，与响应阵列区数据读命令读出阵列区数据arraydata的时间匹配，并精准控制模式寄存器数据mrrdata、阵列区数据arraydata依次经由各自输出通道输出。这里的mrrdata1和mrrdata2可以相同，也可以匹配一种预设算法。
86.进一步地，请参考图2，在本技术的一个实施例中，阵列区数据存储单元3包括8个第一存储单元31，各第一存储单元31的输出端均连接于第一节点a，各第一存储单元31的输入端均连接于第一数据信号线arraydatal，第一数据信号线arraydatal用于传输阵列区数据arraydata，以便于实现对阵列区数据arraydata传输的精准控制。
87.进一步地，请继续参考图2，在本技术的一个实施例中，第一指针信号fifoin_array与第二指针信号fifoout_array的驱动时钟频率相同，以便于设置阵列区数据存储单
元3的输入数据与输出数据保持一致的传输速率，实现数据的边进边出。
88.进一步地，请参考图3，在本技术的一个实施例中，数据传输电路100还包括串并行转换电路70及数据驱动模块80，串并行转换电路70的输入端连接于第一节点a；数据驱动模块80与串并行转换电路70的输出端连接，用于输出模式寄存器数据mrrdata2或阵列区数据arraydata。通过利用串并行转换电路70将接收数据转换为串行数据后提供给数据驱动模块80输出，便于提高数据传输的效率。
89.进一步地，请参考图4，在本技术的一个实施例中，数据传输电路100还包括模式寄存器数据处理单元20，模式寄存器数据处理单元20包括先入先出指针处理单元21、先入先出数据处理单元22及模式寄存器读命令处理单元23；先入先出指针处理单元21用于响应模式寄存器读命令mrrcmd，生成第三指针信号mrfifoin及第四指针信号mrfifoout；先入先出数据处理单元22与先入先出指针处理单元21及模式寄存器数据存储单元1均连接，用于响应第三指针信号mrfifoin从模式寄存器200读出模式寄存器数据mrrdata0，以及还用于响应第四指针信号mrfifoout向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1；模式寄存器读命令处理单元23用于根据接收的模式寄存器读命令mrrcmd、第二时钟信号clk及预设读延迟信号read latency生成第一时钟信号mrrclk。通过根据模式寄存器读命令mrrcmd、第二时钟信号clk及预设读延迟信号read latency控制模式寄存器数据mrrdata1经由模式寄存器数据存储单元1输出的时间，实现精准控制模式寄存器数据mrrdata0、阵列区数据arraydata依次经由各自的数据输出通道输出。这里的mrrdata0和mrrdata1可以相同，也可以匹配一种预设算法。
90.作为示例，请继续参考图4，在本技术的一个实施例中，第三指针信号mrfifoin与第四指针信号mrfifoout的驱动时钟频率相同，以便于实现对先入先出数据处理单元22读取数据与输出数据之间时间差的精准控制。
91.进一步地，请参考图5a及图5b，在本技术的一个实施例中，数据传输电路100还包括命令解码电路30及阵列区数据处理单元，命令解码电路30的第一输出端与模式寄存器读命令处理单元23的输入端及先入先出指针处理单元21的输入端均连接，用于接收读命令read，对读命令read解码并判断读命令是否为模式寄存器读命令mrrcmd，若是，则输出模式寄存器读命令mrrcmd，反之，则生成阵列区数据读命令readcmd；阵列区数据处理单元40的输入端与命令解码电路30的第二输出端连接，用于响应阵列区数据读命令readcmd，从存储单元阵列300中读出阵列区数据arraydata，以提供给阵列区数据存储单元3。本实施例实现经由一数据传输电路100读出模式寄存器数据mrrdata2及阵列区数据arraydata，相对于采用不同的数据传输通路读出模式寄存器数据mrrdata及阵列区数据arraydata。
92.作为示例，请参考图5b，在本技术的一个实施例中，通过设置选择模块52接收模式寄存器数据mrrdata1、阵列区数据arraydata，并设置选择模块52的输出端与先入先出存储单元51连接，先入先出存储单元51包括并联的j个第三存储单元511，j为正整数，可以设置j等于阵列区数据arraydata的位宽。通过控制选择模块52切换来实现模式寄存器数据mrrdata1、阵列区数据arraydata依次经由先入先出存储单元51、串并行转换电路70、数据驱动模块80及数据终端90输出。同时参考图5a和图5b，图5a中模式寄存器数据mrrdata0和阵列区数据arraydata分别经过不同fifo(先入先出寄存器)传输到并串行转换电路70，图5b中模式寄存器数据mrrdata0和阵列区数据arraydata经过相同fifo传输到并串行转换电
路70，图5a的技术方案对数据传输电路的时序控制更灵活，图5b的技术方案可以将数据传输电路的面积做的更小。
93.作为示例，请参考图6，在本技术的一个实施例中，先入先出数据处理单元22包括第二存储单元221，多个第二存储单元221的输出端均连接于第二节点o；第二存储单元221包括存储子单元2211和驱动器2212，驱动器2212的输入端连接于存储子单元2211的输出端，存储子单元2211在第三指针信号mrfifoin驱动下接收模式寄存器数据mrrdata0，驱动器2212在第四指针信号mrfifoout驱动下输出模式寄存器数据mrrdata1，使得先入先出数据处理单元22配合先入先出指针处理单元21，实现对响应模式寄存器读命令mrrcmd读出模式寄存器数据mrrdata1的时间的精准控制，从而能够精准控制响应模式寄存器读命令mrrcmd读出模式寄存器数据mrrdata1的时间，与响应阵列区数据读命令readcmd读出阵列区数据arraydata的时间匹配。
94.作为示例，请参考图7，在本技术的一个实施例中，各存储子单元2211的数据输入端均连接于模式寄存器200，以便于各存储子单元2211响应第三指针信号mrfifoin从模式寄存器200读出模式寄存器数据mrrdata0，各驱动器2212响应第四指针信号mrfifoout输出模式寄存器数据mrrdata1。
95.作为示例，请参考图7，在本技术的一个实施例中，所述第三指针信号mrfifoin与所述第四指针信号mrfifoout的驱动时钟频率相同，以便于实现对先入先出数据处理单元22读取数据与输出数据之间时间差的精准控制。
96.请参考图8a，在本技术的一个实施例中，提供了一种数据传输电路100，包括可控延迟模块10、模式寄存器数据处理单元20、阵列区数据存储单元3及模式寄存器数据存储单元1，可控延迟模块10用于响应模式寄存器读命令mrrcmd而生成预设读延迟信号read latency；模式寄存器数据处理单元20与可控延迟模块连接，用于响应模式寄存器读命令mrrcmd从模式寄存器200读出模式寄存器数据mrrdata0，以及还用于响应预设读延迟信号read latency而向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1；阵列区数据存储单元3的输出端与模式寄存器数据存储单元1的输出端均连接于第一节点a，用于响应第一指针信号fifoin_array接收阵列区数据arraydata，以及还用于响应第二指针信号fifoout_array输出阵列区数据arraydata；模式寄存器数据存储单元1用于响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2。
97.作为示例，请继续参考图8a，通过设置可控延迟模块10响应模式寄存器读命令mrrcmd而生成预设读延迟信号read latency，使得模式寄存器数据处理单元20响应模式寄存器读命令mrrcmd从模式寄存器200读出模式寄存器数据mrrdata0，并响应预设读延迟信号read latency而向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1；并设置模式寄存器数据存储单元1响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2，阵列区数据存储单元3的输出端与模式寄存器数据存储单元1的输出端均连接于第一节点a，阵列区数据存储单元3能够响应第一指针信号fifoin_array接收阵列区数据arraydata，并响应第二指针信号fifoout_array输出阵列区数据arraydata，实现对模式寄存器数据存储单元1及阵列区数据存储单元3的区别控制，使得响应模式寄存器读命令mrrcmd读出模式寄存器数据mrrdata2的时间，与响应阵列区数据读命令readcmd读出阵列区数据arraydata的时间匹配，精准控制模式寄存器数据mrrdata2、阵列区数据arraydata依次经由各自输出通道
输出。本技术中的可控延迟模块10的操作延迟一旦确定，受工作环境变化的影响很小，能够有效避免因工作环境影响导致数据传输通路出现控制错误；并且，可控延迟模块10的操作延迟可以控制调整，能够满足不同类型半导体存储装置的工作参数需求。
98.作为示例，请继续参考图8a，在本技术的一个实施例中，模式寄存器数据处理单元20输出模式寄存器数据mrrdata1的起始时刻，与可控延迟模块10接收模式寄存器读命令mrrcmd的时刻之间的时间差为第一预设阈值，使得响应模式寄存器读命令mrrcmd读出模式寄存器数据mrrdata1的时间，与响应阵列区数据读命令readcmd读出阵列区数据arraydata的时间匹配。
99.进一步地，请参考图8b，在本技术的一个实施例中，可控延迟模块10包括基准延迟单元11及可控延迟单元12，基准延迟单元11用于响应模式寄存器读命令mrrcmd而生成初始预设读延迟信号read latency；可控延迟单元12与基准延迟单元11的输出端及模式寄存器数据处理单元20的输入端均连接，用于自接收初始预设读延迟信号read latency时刻起，延迟预设延迟时间后，生成预设读延迟信号read latency；其中，可控延迟单元12的操作延迟，与基准延迟单元11的操作延迟之和等于第一预设阈值。通过设置基准延迟单元11的操作延迟与可控延迟单元12的操作延迟之和等于第一预设阈值，使得可控延迟单元12的操作延迟范围缩小，以提高调控可控延迟模块10的操作延迟为第一预设阈值的效率及精度。
100.进一步地，请参考图8c，在本技术的一个实施例中，可控延迟单元10包括三个串联的延迟单元121；其中，两个延迟单元121与一第一可控开关单元122并联；其中，通过控制各第一可控开关单元122的通断，改变可控延迟单元12中串联在基准延迟单元11与模式寄存器数据处理单元20之间的延迟单元121的数量，以调整可控延迟单元12的操作延迟，实现对可控延迟单元12的操作延迟的梯度控制，以提高调控可控延迟模块10的操作延迟为第一预设阈值的效率及精度。
101.作为示例，请参考图8d，在本技术的一个实施例中，阵列区数据存储单元3包括多个第一存储单元31，各第一存储单元31的输出端均连接于第一节点a，各第一存储单元31的输入端均连接于第一数据信号线arraydatal，第一数据信号线arraydatal用于传输阵列区数据arraydata，以便于实现对阵列区数据arraydata传输的精准控制。
102.作为示例，请继续参考图8d，在本技术的一个实施例中，第一指针信号fifoin_array与第二指针信号fifoout_array的驱动时钟频率相同，以便于设置阵列区数据存储单元3的输入数据与输出数据保持一致的传输速率，实现数据的边进边出。
103.进一步地，请参考图8e，在本技术的一个实施例中，模式寄存器数据处理单元20包括模式先入先出指针处理单元21、先入先出数据处理单元22及寄存器读命令处理单元23，模式寄存器读命令处理单元23用于根据接收的模式寄存器读命令mrrcmd、第二时钟信号clk及预设读延迟信号read latency生成第一时钟信号mrrclk；先入先出指针处理单元21用于响应模式寄存器读命令mrrcmd生成第三指针信号mrfifoin及第四指针信号mrfifoout；先入先出数据处理单元22与先入先出指针处理单元21及模式寄存器数据存储单元1均连接，用于响应第三指针信号mrfifoin从模式寄存器200读出模式寄存器数据mrrdata0，以及还用于响应第四指针信号mrfifoout向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1。
104.作为示例，请继续参考图8e，在本技术的一个实施例中，第三指针信号mrfifoin与
第四指针信号mrfifoout的驱动时钟频率相同，以便于实现对先入先出数据处理单元22读取数据与输出数据之间时间差的精准控制。
105.进一步地，请参考图8f，在本技术的一个实施例中，数据传输电路100还包括命令解码电路30及阵列区数据处理单元40，命令解码电路30的第一输出端与模式寄存器读命令处理单元23的输入端及先入先出指针处理单元21的输入端均连接，用于接收读命令，对读命令read解码并判断读命令read是否为模式寄存器读命令mrrcmd，若是，则输出模式寄存器读命令mrrcmd，反之，则生成阵列区数据读命令readcmd；阵列区数据处理单元40的输入端与命令解码电路30的第二输出端连接，用于响应阵列区数据读命令readcmd，从存储单元阵列300中读出阵列区数据arraydata，以提供给阵列区数据存储单元3。
106.作为示例，请参考图8g，可以设置基准延迟单元11中包括若干个串联的子延迟单元，其中子延迟单元可以用于复制阵列区数据处理单元40响应阵列区数据读命令并读出阵列区数据通路中延迟时间固定的功能单元的操作延迟，设置可控延迟单元的操作延迟与阵列区数据处理单元40响应阵列区数据读命令并读出阵列区数据通路中延迟时间可变的功能单元的延迟时间匹配，实现对可控延迟单元的操作延迟的梯度控制，以提高调控可控延迟模块的操作延迟为第一预设阈值的效率及精度。
107.请参考图9a，在本技术的一个实施例中，提供了一种数据传输电路100，包括延迟模块4、模式寄存器数据处理单元20、阵列区数据存储单元3及模式寄存器数据存储单元1，延迟模块4用于自接收模式寄存器读命令mrrcmd时刻起，延迟第一预设时间后，生成预设读延迟信号read latency；模式寄存器数据处理单元20与延迟模块4及模式寄存器数据存储单元1均连接，用于响应模式寄存器读命令mrrcmd从模式寄存器200读出模式寄存器数据mrrdata0，以及还用于响应预设读延迟信号read latency而向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1；阵列区数据存储单元3的输出端与模式寄存器数据存储单元1的输出端均连接于第一节点a，用于响应第一指针信号fifoin_array接收阵列区数据arraydata，以及还用于响应第二指针信号fifoout_array输出阵列区数据arraydata；其中，模式寄存器数据存储单元1用于响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2。
108.作为示例，请参考图9a，通过设置延迟模块4自接收模式寄存器读命令mrrcmd时刻起，延迟第一预设时间后，生成预设读延迟信号read latency，使得模式寄存器数据处理单元20响应模式寄存器读命令mrrcmd从模式寄存器200读出模式寄存器数据mrrdata0，并响应预设读延迟信号read latency而向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1；并设置模式寄存器数据存储单元1响应第一时钟信号mrrclk而输出模式寄存器数据mrrdata2，阵列区数据存储单元3的输出端与模式寄存器数据存储单元1的输出端均连接于第一节点，阵列区数据存储单元3能够响应第一指针信号fifoin_array接收阵列区数据arraydata并响应第二指针信号fifoout_array输出阵列区数据arraydata，实现对模式寄存器数据存储单元1及阵列区数据存储单元3的区别控制，使得响应模式寄存器读命令mrrcmd读出模式寄存器数据mrrdata2的时间，与响应阵列区数据读命令readcmd读出阵列区数据arraydata的时间匹配，精准控制模式寄存器数据mrrdata2、阵列区数据arraydata依次经由各自输出通道输出。
109.进一步地，请参考图9b，在本技术的一个实施例中，延迟模块4包括第一延迟单元
41、第二延迟单元42及第三延迟单元43，第一延迟单元41用于自接收模式寄存器读命令mrrcmd时刻起，延迟第二预设时间后，生成第一预设读延迟信号；第二延迟单元42与第一延迟单元41的输出端连接，用于自接收第一预设读延迟信号时刻起，延迟第三预设时间后，生成第二预设读延迟信号，第三预设时间与列选择控制模块(未图示)的操作延迟相等；第三延迟单元43与第二延迟单元42的输出端及模式寄存器数据处理单元20的输入端均连接，用于自接收第二预设读延迟信号时刻起，延迟第四预设时间后，生成预设读延迟信号read latency；其中，第二预设时间、第三预设时间及第四预设时间之和，与第一预设时间相等。本实施例能够避免特定类型半导体存储装置中列选择控制模块的操作延迟对传输电路的影响。
110.进一步地，请参考图9c，在本技术的一个实施例中，第三延迟单元43包括第一子延迟单元431及第二子延迟单元432，第一子延迟单元431与第二延迟单元42的输出端连接，用于自接收第二预设读延迟信号时刻起，延迟第五预设时间后，生成第三预设读延迟信号，第五预设时间与读写放大器的操作延迟相等；第二子延迟单元432与第一子延迟单元431的输出端及模式寄存器数据处理单元20的输入端均连接，用于自接收第三预设读延迟信号时刻起，延迟第六预设时间后，生成预设读延迟信号read latency；其中，第五预设时间与第六预设时间之和，与第四预设时间相等。本实施例能够避免特定类型半导体存储装置中读写放大器的操作延迟对传输电路的影响。
111.作为示例，请继续参考图9c，在本技术的一个实施例中，阵列区数据存储单元3包括多个第一存储单元31(图9c未示出)，各第一存储单元31的输出端均连接于第一节点a，各第一存储单元31的输入端均连接于第一数据信号线，第一数据信号线用于传输阵列区数据arraydata。
112.作为示例，请继续参考图9c，在本技术的一个实施例中，第一指针信号fifoin_array与第二指针信号fifoout_array的驱动时钟频率相同。
113.进一步地，请参考图9d，在本技术的一个实施例中，模式寄存器数据处理单元20包括先入先出指针处理单元21、先入先出数据处理单元22及模式寄存器读命令处理单元23，模式寄存器读命令处理单元23用于根据接收的模式寄存器读命令mrrcmd、第二时钟信号clk及预设读延迟信号read latency生成第一时钟信号mrrclk；先入先出指针处理单元21用于响应模式寄存器读命令mrrcmd生成第三指针信号mrfifoin及第四指针信号mrfifoout；先入先出数据处理单元22与先入先出指针处理单元21及模式寄存器数据存储单元1均连接，用于响应第三指针信号mrfifoin从模式寄存器200读出模式寄存器数据mrrdata0，以及还用于响应第四指针信号mrfifoout向模式寄存器数据存储单元1输出模式寄存器数据mrrdata1。在本技术的一个实施例中，第三指针信号mrfifoin与第四指针信号mrfifoout的驱动时钟频率相同。
114.进一步地，请参考图9e及图9f，在本技术的一个实施例中，数据传输电路100还包括命令解码电路30及阵列区数据处理单元40，命令解码电路30的第一输出端与模式寄存器读命令处理单元23的输入端及先入先出指针处理单元21的输入端均连接，用于接收读命令，对读命令read解码并判断读命令read是否为模式寄存器读命令mrrcmd，若是，则输出模式寄存器读命令mrrcmd，反之，则生成阵列区数据读命令readcmd；阵列区数据处理单元的输入端与命令解码电路30的第二输出端连接，用于响应阵列区数据读命令readcmd，从存储
单元阵列300中读出阵列区数据arraydata，以提供给阵列区数据存储单元3。
115.作为示例，请继续参考图9f，可以将阵列区数据处理单元40响应阵列区数据读命令并读出阵列区数据的延迟时间等效为第一读操作延迟单元1101的延迟时间与列选择控制模块1201的操作延迟、第三读操作延迟单元1301的延迟时间之和，通过设置第二延迟单元12复制列选择控制模块1201的操作延迟，设置第一延迟单元11的延迟时间与第一读操作延迟单元1101的延迟时间匹配，并设置第三延迟单元13的延迟时间与第三读操作延迟单元1301的延迟时间匹配，使得响应模式寄存器读命令mrrcmd读出设置参数mrrdata2的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配。
116.进一步地，请继续参考图7，在本技术的一个实施例中，可以设置阵列区数据处理单元40的操作延迟与所述第一预设时间的差值为预设阈值，以满足特定类型半导体存储装置例如动态随机存取存储器(dynamic random access memory，dram)的工作参数需求。
117.作为示例，请参考图10a和图10b，在本技术的一个实施例中，可以设置第三指针信号mrfifoin与模式寄存器读命令mrrcmd的频率相同，并设置第四指针信号mrfifoout与预设读延迟信号read latency的频率相同，设置预设读延迟信号read latency的驱动时间与模式寄存器读命令mrrcmd的驱动时间的时间差为第一预设时间td，设置阵列区数据处理单元40的操作延迟与所述第一预设时间的差值为预设阈值，使得响应模式寄存器读命令mrrcmd读出设置参数mrrdata2的时间，与响应阵列区数据读命令readcmd读出阵列区数据arraydata的时间匹配。
118.作为示例，在本技术的一个实施例中，可以设置预设阈值为列刷新周期的整数倍，以满足特定类型半导体存储装置例如lpddr4的工作参数的需求。
119.图11a为一种数据传输电路中为响应模式寄存器读命令mrrcmd从模式寄存器200读出设置参数mrrdata0设置的延迟电路2000，图11b为图11a的工作时序示意图。延迟电路2000包括第一触发器501、第二触发器502、第三触发器503、第四触发器504及延迟链400，延迟链400用于响应模式寄存器读命令mrrcmd生成第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3、第四时钟信号clk4及预设读延迟信号read latency，其中，第一触发器501用于响应第一时钟信号clk1接收设置参数mrrdata0，第二触发器502用于响应第二时钟信号clk2接收第一触发器501提供的数据，第三触发器503用于响应第三时钟信号clk3接收第二触发器502提供的数据，第四触发器504用于响应第四时钟信号clk4接收第三触发器503提供的数据并输出设置参数mrrdata1。通过控制延迟链400生成的第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3、第四时钟信号clk4及预设读延迟信号read latency的驱动时间，来控制响应模式寄存器读命令mrrcmd读出设置参数mrrdata2的时间，与响应阵列区数据读命令readcmd读出阵列区数据arraydata的时间匹配。
120.同时参考图11a和图11c，图11a的每一个时钟(clk1、clk2、clk3、clk4)都需要调配，才能保证mrrdata1到mrrdata2的时序正确，相比较而言，图11c只需要调配mrrcmd到read latency的时序，图11c的技术方案更容易调配。
121.在本技术的一个实施例中，提供了一种存储装置，包括存储单元阵列300、模式寄存器200及任一本技术实施例中的数据传输电路；其中，存储单元阵列300用于存储阵列区数据arraydata，模式寄存器200用于存储模式寄存器数据mrrdata0。本实施例实现对模式寄存器数据存储单元1及阵列区数据存储单元3的区别控制，使得响应模式寄存器读命令读
出模式寄存器数据mrrdata2的时间，与响应阵列区数据读命令读出阵列区数据arraydata的时间匹配，并精准控制模式寄存器数据mrrdata2、阵列区数据arraydata依次经由各自输出通道输出。
122.请参考图12，在本技术的一个实施例中，提供了一种数据传输方法，包括：
123.步骤502，基于模式寄存器数据存储单元响应第一时钟信号，输出模式寄存器数据；
124.步骤504，基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点。
125.作为示例，请继续参考图12，通过基于模式寄存器数据存储单元响应第一时钟信号而输出模式寄存器数据，并基于阵列区数据存储单元响应第一指针信号接收阵列区数据并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，实现对模式寄存器数据存储单元及阵列区数据存储单元的区别控制，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，以精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。
126.请参考图13，在本技术的一个实施例中，提供了一种数据传输方法，包括：
127.步骤602，基于可控延迟模块响应模式寄存器读命令，生成预设读延迟信号；
128.步骤604，基于模式寄存器数据处理单元响应所述模式寄存器读命令，从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号，向模式寄存器数据存储单元输出所述模式寄存器数据；
129.步骤606，基于所述模式寄存器数据存储单元响应第一时钟信号，输出模式寄存器数据；
130.步骤608，基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点。
131.作为示例，请继续参考图13，基于可控延迟模块响应模式寄存器读命令，生成预设读延迟信号，使得模式寄存器数据处理单元响应所述模式寄存器读命令，从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号，向模式寄存器数据存储单元输出所述模式寄存器数据；基于模式寄存器数据存储单元响应第一时钟信号而输出模式寄存器数据，并基于阵列区数据存储单元能够响应第一指针信号接收阵列区数据并响应第二指针信号输出所述阵列区数据，其中，阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，实现对模式寄存器数据存储单元及阵列区数据存储单元的区别控制，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，以精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。本技术中的可控延迟模块的操作延迟一旦确定，受工作环境变化的影响很小，能够有效避免因工作环境影响导致数据传输通路出现控制错误；并且，可控延迟模块的操作延迟可以控制调整，能够满足不同类型半导体存储装置的工作参数需求。由于可控延迟模块的操作延迟一旦确定，受工作环境变化的影响很小，能够有效避免因工作环境影响
导致数据传输通路出现控制错误；并且，可控延迟模块的操作延迟可以控制调整，能够满足不同类型半导体存储装置的工作参数需求。
132.请参考图14，在本技术的一个实施例中，提供了一种数据传输方法，包括：
133.步骤702，自接收模式寄存器读命令时刻起，延迟模块延迟第一预设时间后，生成预设读延迟信号；
134.步骤704，基于模式寄存器数据处理单元响应所述模式寄存器读命令，从模式寄存器读出模式寄存器数据，并响应所述预设读延迟信号，向模式寄存器数据存储单元输出所述模式寄存器数据；
135.步骤706，基于所述模式寄存器数据存储单元响应第一时钟信号，输出模式寄存器数据；
136.步骤708，基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据，其中，所述阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点。
137.作为示例，请继续参考图14，基于延迟模块自接收模式寄存器读命令时刻起，延迟模块延迟第一预设时间后，生成预设读延迟信号；使得模式寄存器数据处理单元响应模式寄存器读命令从模式寄存器读出模式寄存器数据，并响应预设读延迟信号向模式寄存器数据存储单元输出所述模式寄存器数据；基于阵列区数据存储单元响应第一指针信号接收阵列区数据，并响应第二指针信号输出所述阵列区数据；并基于模式寄存器数据存储单元响应第一时钟信号而输出模式寄存器数据；其中，阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点，实现对模式寄存器数据存储单元及阵列区数据存储单元的区别控制，使得响应模式寄存器读命令读出模式寄存器数据的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，以精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。
138.关于上述实施例中的数据传输方法的具体限定可以参见上文中对于数据传输电路的限定，在此不再赘述。
139.应该理解的是，虽然图12-图14的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图12-图14中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
140.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，
诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
141.请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
142.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
143.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。