三维存储器及其制作方法与流程

【技术领域】

本发明涉及半导体器件技术领域，具体涉及一种三维存储器及其制作方法。

背景技术：

随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器装置中的每一存储器裸片具有更多数量的存储器单元。其中，三维相变存储器(3dpcm)由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，已成为目前较为前沿、且极具发展潜力的三维存储器技术。

然而，目前三维存储器的空间使用率低，存储密度仍有待提高。

技术实现要素：

本发明的目的在于提供一种三维存储器及其制作方法，以提高存储器空间使用率，进而提高存储器的存储密度。

为了解决上述问题，本发明提供了一种三维存储器，该三维存储器包括：多个下部位线解码器；多个字线解码器；与多个字线解码器分别电连接的多个字线组，各个字线组包括多条在第一横向上延伸的字线，且多个字线解码器与多个字线组各一一配对成多个字线选址区块；与多个下部位线解码器分别电连接的多个下部位线组，各个下部位线组包括多条在垂直于第一横向的第二横向上延伸的下部位线，且多个下部位线解码器与多个下部位线组各一一配对成多个下部位线选址区块；以及，位于多个下部位线组和多个字线组之间的多个下部存储单元阵列；其中，多个字线解码器和/或多个下部位线解码器沿第一横向和/或沿第二横向呈分布式模式排列。

其中，三维存储器还包括：多个上部位线解码器；与多个上部位线解码器分别电连接的多个上部位线组，各个上部位线组包括多条在第二横向上延伸的上部位线，且多个上部位线解码器与多个上部位线组各一一配对成多个上部位线选址区块；以及，位于多个上部位线组和多个字线组之间的多个上部存储单元阵列；其中，多个上部位线解码器沿第一横向和/或沿第二横向呈分布式模式排列，且多个上部位线解码器与多个下部位线解码器在第二横向上错开。

其中，在纵向上位于相邻两个下部位线组上方的上部位线组沿第二横向偏移。

其中，在纵向上位于相邻两个下部位线组上方的上部位线组沿第二横向偏移半个下部位线组的长度。

为了解决上述问题，本发明还提供了一种三维存储器的制作方法，该三维存储器的制作方法包括：提供多个下部位线解码器和多个字线解码器；形成多个下部位线组；形成多个下部存储单元阵列；形成多个字线组；其中，多个字线组与多个字线解码器分别电连接，各个字线组包括多条在第一横向上延伸的字线，且多个字线解码器与多个字线组各一一配对成多个字线选址区块；多个下部位线组与多个下部位线解码器分别电连接，各个下部位线组包括多条在垂直于第一横向的第二横向上延伸的下部位线，且多个下部位线解码器与多个下部位线组各一一配对成多个下部位线选址区块；多个下部存储单元阵列位于多个下部位线组和多个字线组之间；且其中，多个字线解码器和/或多个下部位线解码器沿第一横向和/或沿第二横向呈分布式模式排列。

其中，三维存储器的制作方法还包括：提供多个上部位线解码器；形成多个上部存储单元阵列；形成多个上部位线组；其中，多个上部位线组与多个上部位线解码器分别电连接，各个上部位线组包括多条在第二横向上延伸的上部位线，且多个上部位线解码器与多个上部位线组各一一配对成多个上部位线选址区块；多个上部存储单元阵列位于多个上部位线组和多个字线组之间；多个上部位线解码器沿第一横向和/或沿第二横向呈分布式模式排列，且多个上部位线解码器与多个下部位线解码器在第二横向上错开。

其中，在纵向上位于相邻两个下部位线组上方的上部位线组沿第二横向偏移。

其中，在纵向上位于相邻两个下部位线组上方的上部位线组沿第二横向偏移半个下部位线组的长度。

其中，形成多个下部位线组，具体包括：形成导线层，导线层包括多条沿第二横向延伸的导电走线；对多条导电走线的预设区域进行去除，以得到多个下部位线组，其中，每一导电走线对应得到多条下部位线。

其中，形成多个字线组，具体包括：在多个下部存储单元阵列上形成多个第一字线组；在多个第一字线组正上方形成多个第二字线组，以得到由多个第一字线组和多个第二字线组堆叠形成的多个字线组。

本发明的有益效果是：区别于现有技术，本发明提供的三维存储器及其制作方法，通过采用分布式模式布置解码器，得到的分布式结构解码器，与现有的垂直长条结构解码器相比较，在存储器中所占据的器件面积更小，从而能够提高存储器空间使用率，进而提高存储器的存储密度。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是通过扫描电子显微镜观察到的一种现有的三维相变存储器的结构示意图；

图2a～2b是现有的三维相变存储器的平面结构示意图；

图3是现有的三维相变存储器的分解透视结构示意图；

图4a～4b是现有的三维相变存储器的另一平面结构示意图；

图5a～5b是本发明实施例提供的三维存储器的俯视结构示意图；

图6a～6b是沿图5b中的线o-o’和线p-p’截取的横截面结构示意图；

图7a～7b是本发明实施例提供的三维存储器的另一俯视结构示意图；

图8a～8b是沿图7b中的线q-q’和线r-r’截取的横截面结构示意图；

图9a～9b是本发明实施例提供的三维存储器的另一俯视结构示意图；

图10是本发明实施例提供的三维存储器的制作方法的流程示意图；

图11a～11j是本发明实施例提供的三维存储器的制作工艺的流程示意图。

【具体实施方式】

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元以相同标号表示。

图1为通过扫描电子显微镜观察到的一种现有的三维相变存储器的结构示意图。从图1可以看出，三维相变存储器由多个具有单个位线、字线及存储单元的小型存储单元阵列组成。三维存储器一般包括上部位线、字线、下部位线以及位于位线和字线交叉处的存储单元。实际应用中，字线、上部位线和下部位线通常由20nm/20nm的线/间隔(l/s)图案形成，并形成在硅衬底上。

为了更清楚的说明本发明实施例的方案，首先介绍三维相变存储器，具体地：三维相变存储器包括存储单元阵列和外围电路。其中，存储单元阵列可以集成在外围电路的相同管芯上，以实现更宽的总线和更高的操作速度。实际应用中，存储单元阵列与外围电路可以形成在同一平面上的不同区域中，或者，存储单元阵列与外围电路可以形成堆叠的结构，即二者形成在不同的平面上。例如，存储单元阵列可以形成在外围电路的上方，以减小芯片尺寸。

在一些实施例中，外围电路包括用于便于三维相变存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(或称译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线和字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。

具体地，上述解码器包括字线解码器和位线解码器。字线解码器通过字线接触连接到字线，并且用于对字线地址进行解码，使得特定的字线在被寻址时被激活。类似地，位线解码器通过位线接触连接到位线，并且用于对位线地址进行解码，使得特定的位线在被寻址时被激活。

图2a～2b进一步示出和讨论了字线解码器和字线接触以及位线解码器和位线接触的定位，具体而言，图2a和图2b描绘了沿纵向z观察的三维相变存储器的一部分的平面结构示意图，且图2a和图2b示出了相同的平面结构示意图，不同之处在于标记突出显示不同的元件。从图2a～2b可以看出，三维相变存储器为2层堆叠构造。该三维相变存储器包括多个存储单元阵列，其包括两个下部存储单元阵列60和61以及两个上部存储单元阵列65和66。该三维相变存储器还包括对应于上部存储单元和下部存储单元的字线和位线、字线接触和位线接触、以及字线解码器和位线解码器。如图2a～2b所示，多条字线(例如，字线30)在第一横向x上延伸，并且对应于上部存储单元和下部存储单元。该三维相变存储器还包括沿第二横向y延伸并对应于上部存储单元阵列65的多条上部位线(例如，位线35)、以及沿着第二横向y延伸并对应于下部存储单元阵列60的多条下部位线(例如，位线40)。实际应用中，上述三维相变存储器可以采用互补金属氧化物半导体(cmos)技术。

图2a～2b中的字线针对给定的存储单元阵列在第一横向x上对齐。例如，如图2a～2b所示，用于存储单元阵列60/61/65/66的字线都沿着第一横向x彼此水平对齐，且这些字线中的每条字线都在各个存储单元阵列的整个长度上延伸。给定上部存储单元阵列的上部位线或者给定下部存储单元阵列的下部位线在第二横向y上对齐。例如，上部位线35沿第二横向y垂直地对齐，并且下部位线40沿第二横向y垂直地对齐。上部存储单元阵列的上部位线和重叠的下部存储单元阵列的下部位线(例如，上部位线35和下部位线40)也彼此在第一横向x上对齐，但在图2a～2b中将它们示出为略有偏移，以便清楚地显示两个层。然而，在上部位线和下部位线之间具有微小的偏移也是可以接受的。将这些位线中的每一个示出为在各个存储单元阵列的整个宽度上延伸。

如图2a所示，上述三维相变存储器包括字线触点区45、上部位线触点区50和下部位线触点区55。字线触点区45沿第二横向y延伸，而上部位线触点区50和下部位线触点区55沿第一横向x延伸。字线触点区45包括多个字线接触(例如，接触45a)，其显示为由字线触点区45包围的点。上部位线触点区50包括多个下部位线接触(例如，接触50a)，其显示为由上部位线触点区50包围的点。下部位线触点区55包括多个下部位线接触(例如，接触55a)，其显示为由下部位线触点区55包围的点。

其中，上述字线接触和位线接触连接到各个字线和位线的中间。因此，如图2a所示，字线触点区45位于字线30在第一横向x的中部，下部位线触点区55位于下部位线40在第二横向y的中部，而上部位线触点区50位于上部位线35在第二横向y的中部。由于用于给定存储单元阵列的字线在第一横向x上对齐，因此用于给定存储单元阵列的字线接触也基本上在第一横向x上对齐。同样，由于给定存储单元阵列的位线在第二横向y上对齐，因此用于给定存储单元阵列的位线接触也基本上在第二横向y上对齐。

如图2b所示，上述三维相变还包括多个字线解码器70、多个上部位线解码器85以及多个下部位线解码器90。该字线解码器70通常顺应字线触点区45并且通常沿着第二横向y延伸。字线解码器70通过字线接触连接到字线。上部位线解码器85通常顺应上部位线触点区50并且通常沿着第一横向x延伸。上部位线解码器85通过上部位线接触，连接到上部位线。下部位线解码器90通常顺应下部位线触点区55并且通常沿第一横向x延伸。下部位线解码器90通过下部位线接触，连接到下部位线。

本发明的发明人在研发过程中发现，图2a～2b中示例的现有三维相变存储器在存储空间使用方面效率低下，并且现有三维相变存储器的缺点(也即，空间使用率低)主要与字线解码器的布置相关。如图2a～2b所示，字线触点区45以及相应的字线接触45a和字线解码器70沿着存储器结构在第一横向x的中部进行布置，例如，字线触点区45、字线接触45a和字线解码器70沿着下部存储单元阵列60和上部存储单元阵列65在第一横向x的中部进行布置(但是在纵向z上的深度不同)。对于存储器中的其它阵列(例如，下部存储单元阵列61和上部存储单元阵列66)也是如此，其中字线触点区和字线解码器也占据这些阵列在第一横向x的中部。如上所述，这样布置解码器是因为：在给定阵列内，字线在第一横向x上对齐，而位线在第二横向y上对齐。参照图3、图4a和图4b进一步示出和讨论了这种构造及其缺点。

图3是现有的三维相变存储器的一部分的分解透视结构示意图。如图3所示，上述多个下部存储单元阵列60可以位于基板1上的第一水平面lv1处，上述多个上部存储单元阵列65可以位于基板1上的第二水平面lv2处，上述多个字线解码器70、上述多个下部位线解码器90、以及上述多个上部位线解码器85可以位于基板1上的第三水平面lv3处。其中，第二水平面lv2位于第二水平面lv1和第三水平面lv3之间。上述上部存储单元阵列65对应的上部位线可以通过相应的上部位线接触电连接到位于其下方的上部位线解码器85，上述下部存储单元阵列60对应的下部位线可以通过相应的下部位线接触电连接到位于其下方的下部位线解码器90，上述上部存储单元阵列65和下部存储单元阵列60对应的字线可以通过相应的字线接触电连接到位于下方的字线解码器70。

图4a～4b是现有的三维相变存储器的一部分的平面图，具体而言，图4a～4b描绘了沿深度或z方向查看的部分。该例子是2层堆叠构造。图4a示出了包括从第一边缘或顶部边缘75延伸到第二边缘或底部边缘80的多个下部存储单元阵列60、以及包括从第一边缘或顶部边缘76延伸到第二边缘或底部边缘81的多个上部存储单元阵列65。图4b是与图4b相同的平面图，除了已经去除表示下部存储单元阵列60和上部存储单元阵列65的标记之外。为了清楚地表示图4a和图4b起见，将仅针对下部存储单元阵列60和上部存储单元阵列65的部分来进行讨论，应当理解，这样的讨论可以容易地应用于附图的其它部分。另外，应当注意，附图仅示出了字线解码器、上部位线解码器和下部位线解码器，并且没有示出存储器的其它部分。

参照图4a和图4b，可以看到该存储器部分包括一组字线解码器70，该组字线解码器70布置在从下部存储单元阵列60的顶部边缘75到下部存储单元阵列60的底部边缘80沿第二横向y延伸的连续垂直条带区域中。该存储器部分还包括上部存储单元阵列65的一组上部位线解码器85(沿着第一横向x，将其分成两个部分85a和85b并且在第二横向y上对齐)和下部存储单元阵列60的一组下部位线解码器90(沿着第一横向x，将其分成在第二横向y上对齐的两个部分90a和90b)。因此，如图3和图4a～4b所示，位线解码器90/85和字线解码器70对称地布置在存储器结构中。如关于图2a所描述的，这是因为：这些字线在给定阵列内在第一横向x上对齐，而位线在给定阵列内在第二横向y上对齐。因此，图3和图4a～4b中所示的这种现有构造使存储区域中的垂直条带区域专用于字线接触和字线解码器，其不包括用于数据存储的任何位线或存储单元，从而限制了存储效率。

本发明技术的发明人已经认识到由现有构造引起的缺点，并鉴于这些缺点而提供了本发明技术。

请参阅图5a、图5b、图6a和图6b，图5a和图5b是本发明实施例提供的三维存储器的俯视结构示意图，具体而言，图5a和图5b描绘了沿纵向z观察的三维存储器的一部分的平面结构示意图，且图5a和图5b示出了相同的平面结构示意图，不同之处在于标记突出显示不同的元件，图6a是沿图5b中的线o-o’截取的横截面结构示意图，图6b是沿图5b中的线p-p’截取的横截面结构示意图。如图5a、图5b、图6a和图6b所示，该三维存储器包括多个下部位线解码器101、多个字线解码器102、与该多个字线解码器102分别电连接的多个字线组13a、与该多个下部位线解码器101分别电连接的多个下部位线组11a、以及位于该多个下部位线组11a和该多个字线组13a之间的多个下部存储单元阵列12。其中，各个字线组13a包括多条在第一横向x上延伸的字线131，且上述多个字线解码器102与上述多个字线组13a各一一配对成多个字线选址区块b1/b2/b3/b4，例如，图5a和图5b中标记的字线解码器102与字线组13a-1可以配对成一个字线选址区块b1。各个下部位线组11a包括多条在垂直于第一横向x的第二横向y上延伸的下部位线111，且上述多个下部位线解码器101与上述多个下部位线组11a各一一配对成多个下部位线选址区块c1/c2，例如，图5a和图5b中标记的下部位线解码器101与下部位线组11a可以配对成一个下部位线选址区块c1。

在本实施例中，上述多个字线解码器102和/或上述多个下部位线解码器101可以沿第一横向x和/或沿第二横向y呈分布式模式排列。上述多个字线选址区块b1/b2/b3/b4可以呈矩阵排列，且在第二横向y上相邻的两行字线选址区块中的两相邻字线选址区块b1/b2/b3/b4可以于第一横向x上错位排布。例如，如图5a所示，第h1行字线选址区块与第h2行字线选址区块在第二横向y上相邻，对应该第h1行字线选址区块中相邻的字线选址区块b1和字线选址区块b2可以在第一横向x上错位排布，对应该第h2行字线选址区块中相邻的字线选址区块b3和字线选址区块b4可以在第一横向x上错位排布。具体地，上述在第二横向y上相邻的两行字线选址区块中的两相邻字线选址区块b1/b2/b3/b4可以在第二横向y上相互偏移一预设距离，且该预设距离可以等于或大于上述字线解码器102在第二横向y上的宽度，以使得同一行字线选址区块中的两相邻字线选址区块(比如，字线选址区块b1和字线选址区块b2、或字线选址区块b3和字线选址区块b4)能够在第二横向y上相互错开至少一个字线解码器102的宽度。

可以理解的是，定义第一平面垂直于第一横向x且平行于第二横向y，一行字线选址区块中的两相邻字线选址区块(比如，字线选址区块b1和字线选址区块b2、或字线选址区块b3和字线选址区块b4)于第一横向x上错位排布，也即，该行字线选址区块中的两相邻字线选址区块在上述第一平面上的投影不会完全重叠，并当该行字线选址区块中的两相邻字线选址区块在第二横向y上相互错开至少一个字线解码器102的宽度时，对应该行字线选址区块中的两相邻字线选址区块在上述第一平面上的投影可以完全不重叠。

具体地，如图5a所示，各个字线解码器102可以位于字线131在第一横向x的中间部位，并且，同一列字线解码器中相邻的两个字线解码器102可以在第一横向x上对齐，例如，同一列字线解码器中的字线解码器102可以在第二横向y上沿假想直线呈直线分布，以使同一列字线解码器中相邻的两个字线解码器102在第一横向x上对齐。可以理解的是，定义第二平面垂直于第二横向y且平行于第一横向x，同一列字线解码器中相邻的两个字线解码器102在第一横向x上对齐，也即，同一列字线解码器中相邻的两个字线解码器102在该第二平面上的投影可以完全重叠。

在一些实施例中，同一列字线解码器中相邻的两个字线解码器102也可以在第一横向x上相互偏移一选定距离，也即，同一列字线解码器中相邻的两个字线解码器102在上述第二平面上的投影也可以不完全重叠。例如，同一列字线解码器中的字线解码器102可以在第二横向y上沿假想波浪线呈波浪线分布，以使同一列字线解码器中相邻的两个字线解码器102在第一横向x上相互偏移一选定距离。并且，该选定距离可以等于或大小于上述字线解码器102在第一横向x上的宽度，以使得同一列字线解码器中相邻的两个字线解码器102能够在第一横向x上相互偏移错位。

在一个具体实施例中，如图5a所示，上述下部位线解码器101可以位于同一列字线解码器中相邻两个字线解码器102之间，且在第二横向y上相邻的两个下部位线解码器101之间可以具有一个或两个字线解码器102。相应地，上述多个下部位线解码器101可以呈矩阵排列，该多个下部位线解码器101对应的多个下部位线选址区块c1/c2也可以呈矩阵排列，且在第二横向y上相邻的两行下部位线选址区块中的两相邻下部位线选址区块(比如，下部位线选址区块c1和下部位线选址区块c2)可以在第一横向x上错位排布，也即，在第二横向y上相邻的两行下部位线选址区块中的两相邻下部位线选址区块在上述第一平面上的投影不会完全重叠。

具体地，在第二横向y上相邻的两行下部位线选址区块中的两相邻下部位线选址区块(比如，下部位线选址区块c1和下部位线选址区块c2)可以在第二横向y上相互偏移一预设距离，且该预设距离可以等于或大于上述下部位线解码器101在第二横向y上的宽度，以使得同一行下部位线选址区块中的两相邻下部位线选址区块(比如，下部位线选址区块c1和下部位线选址区块c2)能够在第二横向y上相互错开至少一个下部位线解码器101的宽度。

并且，对于在第二横向y上同列分布的下部位线解码器101和字线解码器102，字线解码器102在第一横向x上的两侧边界可以均不超出下部位线解码器101在第一横向x上的两侧边界。

与现有技术相比较，本实施例将现有的垂直长条结构字线解码器分成多个部分并以分布式模式布置，且本实施例通过将各个字线解码器102(其仅占据更小的面积)布置在下部位线解码器101的第二横向y两侧，使得位线或存储单元可以延伸或布置到为字线解码器提供的区域(排除为字线触点提供的区域)中，能够更大程度地利用存储器中的空间，进而提高存储密度。

在一个实施例中，如图7a、图7b、图8a和图8b所示，图7a和图7b是本发明实施例提供的三维存储器的另一俯视结构示意图，具体而言，图7a和图7b描绘了沿纵向z观察的三维存储器的一部分的平面结构示意图，且图7a和图7b示出了相同的平面结构示意图，不同之处在于标记突出显示不同的元件，图8a是沿图7b中的线q-q’截取的横截面结构示意图，图8b是沿图7b中的线r-r’截取的横截面结构示意图，上述三维存储器还可以包括多个上部位线解码器103、与该多个上部位线解码器103分别电连接的多个上部位线组15a、以及位于上述多个上部位线组15a和上述多个字线组13a之间的多个上部存储单元阵列14。其中，各个上部位线组15a可以包括多条在第二横向y上延伸的上部位线151，且上述多个上部位线解码器103可以与上述多个上部位线组15a各一一配对成多个上部位线选址区块d1/d2，例如，图7a和图7b中标记的上部位线解码器103与上部位线组15a可以配对成一个下部位线选址区块d1。

在本实施例中，上述多个上部位线解码器103可以沿第一横向x和/或沿第二横向y呈分布式模式排列，且多个上部位线解码器与多个下部位线解码器在第二横向上错开。具体地，上述上部位线解码器103可以位于同一列字线解码器中相邻两个字线解码器102之间，且在第二横向y上相邻的上部位线解码器103和下部位线解码器101之间可以具有一个字线解码器102。相应地，上述多个上部位线解码器103可以呈矩阵排列，该多个上部位线解码器103对应的多个上部位线选址区块d1/d2也可以呈矩阵排列，且在第二横向y上相邻的两行上部位线选址区块中的两相邻上部位线选址区块(比如，上部位线选址区块d1和上部位线选址区块d2)可以在第一横向x上错位排布，也即，在第二横向y上相邻的两行下部位线选址区块中的两相邻下部位线选址区块在上述第一平面上的投影不会完全重叠。

具体地，在第二横向y上相邻的两行上部位线选址区块中的两相邻下部位线选址区块(比如，上部位线选址区块d1和上部位线选址区块d2)可以在第二横向y上相互偏移一预设距离，且该预设距离可以等于或大于上述上部位线解码器103在第二横向y上的宽度，以使得同一行上部位线选址区块中的两相邻上部位线选址区块(比如，上部位线选址区块d1和上部位线选址区块d2)能够在第二横向y上相互错开至少一个上部位线解码器103的宽度。

具体实施时，上述上部位线解码器103与下部位线解码器101可以在第二横向y上同列分布，且上述字线解码器102在第二横向y上可以位于同列分布且相邻的下部位线解码器101和上部位线解码器103之间，例如，在第二横向y上位于同列分布且相邻的下部位线解码器101和上部位线解码器103之间的中间区域。并且，对于在第二横向y上同列分布的下部位线解码器101、字线解码器102和上部位线解码器103，字线解码器102在第一横向x上的两侧边界可以均不会超出下部位线解码器101和上部位线解码器103在第一横向x上的两侧边界。

在上述实施例中，每个下部位线组11a还可以包括与对应的下部位线解码器101电连接的下部位线触点区111a，且该下部位线触点区111a可以位于下部位线组11a中下部位线111的中间。每个字线组13a还可以包括与对应的字线解码器102电连接的字线触点区131a，且该字线触点区131a可以位于字线组13a中字线131的中间。每个下部存储单元阵列12可以包括多个下部存储单元121，每个下部存储单元121可以位于其对应的一条字线131和其对应的一条下部位线111的相交处。并且，两个上述字线触点区131a可以位于下部位线触点区111a在第二横向y的两侧且间隔至少一个字线组13a或至少一个字线选址区块。例如，如图5b所示，字线组13a-1中的字线触点区131a和字线组13a-3中的字线触点区131a可以位于一个下部位线触点区111a在第二横向y的两侧且间隔一个字线组13a-2。又例如，如图5a和图5b所示，字线选址区块b1中的字线触点区131a和字线选址区块b3中的字线触点区131a可以位于一个下部位线触点区111a在第二横向y的两侧且间隔一个字线选址区块b4。

具体地，同一下部位线组11a中的多条下部位线111可以在第二横向y上对齐，同一字线组13a中的多条字线131可以在第一横向x上对齐。上述下部位线触点区111a可以沿第一横向x延伸，且在第二横向y上可以位于其所属的下部位线组11a的中间。上述字线触点区131a可以沿第二横向y延伸，且在第一横向x上可以位于其所属的字线组13a的中间。如此，能够减小整个存储单元阵列的性能差异。

在一个具体实施例中，上述三维存储器还可以包括多个下部位线接触16和多个字线接触17，且在图5a和图5b中，上述下部位线接触16显示为由下部位线触点区111a包围的点，上述字线接触17显示为由字线触点区131a包围的点，也即，上述多个下部位线接触16位于下部位线触点区111a内，上述多个字线接触17位于字线触点区131a内。进一步地，上述下部位线接触16可以连接到各条下部位线111，上述字线接触17可以连接到各条字线131。如此，由于属于同一字线组13a的字线131在第二横向y上对齐，因此连接到同一字线组13a中字线131的字线接触17也在第二横向y上对齐或基于距离需要而小幅度偏移错位。同理，由于属于同一下部位线组11a的下部位线111在第一横向x上对齐，因此连接到同一下部位线组11a中下部位线111的下部位线接触16也在第一横向x上对齐或基于距离需要而小幅度偏移错位。

在上述实施例中，每个上部位线组15a还可以包括与对应的上部位线解码器103电连接的上部位线触点区151a，且该上部位线触点区151a可以位于上部位线组15a中上部位线151的中间。每个上部存储单元阵列14可以包括多个上部存储单元141，每个上部存储单元141可以位于其对应的一条字线131和其对应的一条上部位线151的相交处。并且，在第二横向y上一个上部位线触点区151a可以位于两个下部位线触点区111a之间，且一个字线触点区131a可以位于一个上部位线触点区151a和一个下部位线触点区111a之间。

具体地，同一上部位线组15a中的多条上部位线151可以在第二横向y上对齐。上述上部位线触点区151a可以沿第一横向x延伸，且在第二横向y上可以位于其所属的上部位线组15a的中间。如此，能够减小整个存储单元阵列的性能差异。

在一些实施例中，在纵向z上位于相邻两个下部位线组13a上方的上部位线组15a可以沿第二横向y偏移，例如，在纵向z上位于相邻两个下部位线组13a上方的上部位线组15a可以沿第二横向y偏移半个下部位线组13a的长度。

具体举例，如图7b所示，上述上部位线组15a可以在第二横向y上相对于下部位线组13a偏移预设距离(例如，下部位线组11a的长度的一部分)，对应上述上部位线选址区块d1/d2也可以在第二横向y上相对于下部位线选址区块c1/c2偏移预设距离，以在相互偏移的下部位线111和上部位线153之间提供布置上述上部位线接触18的空间。在一些实施例中，上述预设距离可以为下部位线组11a在第二横向y上的长度的一半，或大约为下部位线组11a在第二横向y上的长度的一半。可以理解的是，相互偏移的上述下部位线组11a和上部位线组15a可以在第一横向x上对齐，但在图7a和图7b中将它们示出为略有偏移，以便清楚地显示两个层，相应地，相互偏移的上述下部位线选址区块c1/c2和上部位线选址区块d1/d2也可以在第一横向x上对齐。

在一个具体实施例中，如图7b所示，上述多个字线组13a可以包括第一字线组13a-1、第二字线组13a-2和第三字线组13a-3，该第二字线组13a-2在第二横向y上位于第一字线组13a-1和第三字线组13a-3之间，第一字线组13a-1中的字线触点区131a和第三字线组13a-3中的字线触点区131a位于一个下部位线触点区111a在第二横向y的两侧，且第二字线组13a-2与第一字线组13a-1在第一横向x上偏移错位，也即，该第二字线组13a-2与第一字线组13a-1在垂直于第二横向y且平行于第一横向x的第二平面上的投影不会完全重叠，以使得上述字线组13a中的字线131可以沿第一横向x延伸到上述下部位线触点区111a中未被下部位线接触16延伸到的区域，进而能够在上述下部位线触点区111a中布置存储单元，从而最大程度地利用存储器中的空间。

具体地，如图7a和图7b所示，上述第一字线组13a-1属于第一字线选址区块b1，上述第二字线组13a-2属于第二字线选址区块b4，上述第三字线组13a-3属于第三字线选址区块b3，对应地，第二字线选址区块b4可以在第二横向y上位于第一字线选址区块b1和第三字线选址区块b3之间，第一字线选址区块b1中的字线触点区131a和第三字线选址区块b3中的字线触点区131a位于一个下部位线触点区111a在第二横向y的两侧，且第二字线选址区块b4与第一字线选址区块b1在第一横向x上偏移错位，也即，第二字线选址区块b4与第一字线选址区块b1在垂直于第二横向y且平行于第一横向x的第二平面上的投影不会完全重叠。

进一步地，如图9a和图9b所示，上述多个字线组13a还可以包括在第二横向y上位于上述第一字线组13a-1和第三字线组13a-3之间的第四字线组13a-4，该第四字线组13a-4与第一字线组13a-1在第一横向x上和第二字线组13a-2不同方向偏移错位，例如，第四字线组13a-4相对于第一字线组13a-1在第一横向x上向左或向远离第二字线组13a-2的方向偏移错位，第二字线组13a-2相对于第一字线组13a-1在第一横向x上向右或向远离第四字线组13a-4的方向偏移错位。并且，上述第一字线组13a-1、第二字线组13a-2、第三字线组13a-3和第四字线组13a-4与一个下部位线触点区111a-1所对应的下部位线组11a部分相交。如此，确保了位线触点区中除了位线接触之外包含用于数据存储的字线和存储单元，提高了存储器空间使用率。

具体地，如图9a和图9b所示，上述第四字线组13a-4属于第四字线选址区块b5，对应地，该第四字线选址区块b5可以位于上述第一字线选址区块b1和第三字线选址区块b3之间，该第四字线选址区块b5与第一字线选址区块b1在第一横向x上和第二字线选址区块b4不同方向偏移错位，例如，第四字线选址区块b5相对于第一字线选址区块b1在第一横向x上向左或向远离第二字线选址区块b4的方向偏移错位，第二字线选址区块b4相对于第一字线选址区块b1在第一横向x上向右或向远离第四字线选址区块b5的方向偏移错位。并且，上述第一字线选址区块b1、第二字线选址区块b4、第三字线选址区块b3和第四字线选址区块b5与一个下部位线触点区111a-1所对应的下部位线组11a部分相交。

具体而言，上述多个下部位线触点区111a可以呈矩阵排列，且在第二横向y上相邻的两行下部位线触点区中的两相邻下部位线触点区111a可以于第一横向x上错位排布。上述多个上部位线触点区151a也可以呈矩阵排列，且在第二横向y上相邻的两行上部位线触点区中的两相邻上部位线触点区151a可以于第一横向x上错位排布在第一横向x上呈多排分布。上述多个字线触点区131a也可以呈矩阵排列，且在第二横向y上相邻的两行字线触点区中的两相邻字线触点区131a可以于第一横向x上错位排布。如此，使得字线131可以沿第一横向x延伸到上述下部位线触点区111a中未被下部位线接触16延伸到的区域和/或上述上部位线触点区151a中未被上部位线接触18延伸到的区域，进而能够在上述下部位线触点区111a和/或上部位线触点区151a中布置存储单元，从而最大程度地利用存储器中的空间。

进一步地，具体实施时，在第二横向y上相邻的两行下部位线触点区可以在第二横向y上相互偏移一预设距离，且该预设距离可以等于或大于上述下部位线触点区111a在第二横向y上的宽度，以确保同一行下部位线触点区中的两相邻下部位线触点区111a能够在第二横向y上偏移错开。同理，在第二横向y上相邻的两行字线触点区可以在第二横向y上相互偏移一预设距离，且该预设距离可以等于或大于上述字线触点区131a在第二横向y上的宽度，以确保同一行字线触点区中的两相邻字线触点区131a能够在第二横向y上偏移错开。相应地，在第二横向y上相邻的两行上部位线触点区可以在第二横向y上相互偏移一预设距离，且该预设距离可以等于或大于上述上部位线触点区151a在第二横向y上的宽度，以确保同一行上部位线触点区中的两相邻上部位线触点区151a能够在第二横向y上偏移错开。

可以理解的是，在一些替代实施例中，为了实现同一行下部位线触点区中的两相邻下部位线触点区111a在第二横向y上的偏移错位，还可以从每行下部位线触点区的一端到另一端，每至少两个(比如，两个)下部位线触点区111a一起在第二横向y上相对于与其相邻的下部位线触点区111a偏移错位。并且，一行下部位线触点区可以对应多个偏移距离，也即，属于同一行下部位线触点区的多个下部位线触点111a中存在两个或两个以上的下部位线触点区111a相对于与其各自相邻的下部位线触点区111a偏移的距离可以不同。同理，也可以类推上述上部位线触点区151a和字线触点区131a的其他布置方式，故不再赘述。

在一些实施例中，如图7a、图7b、图8a和图8b所示，上述三维存储器还可以包括多个上部位线接触18，且在图7a和图7b中，上述上部位线接触18显示为由上部位线触点区151a包围的点，也即，上述多个上部位线接触18位于上部位线触点区151a内。进一步地，上述上部位线接触18可以连接到各条上部位线151。如此，由于属于同一上部位线组15a的上部位线151在第一横向x上对齐，因此连接到同一上部位线组15a中上部位线151的上部位线接触18也在第一横向x上对齐或基于距离需要而小幅度偏移错位。

在上述实施例中，上述下部位线解码器101通过上述下部位线接触16连接到相应的下部位线111，并且用于对下部位线111的地址进行解码，以使得特定的下部位线111在被寻址时被激活。上述字线解码器102通过上述字线接触17连接到相应的字线131，并且用于对字线131的地址进行解码，以使得特定的字线131在被寻址时被激活。上述上部位线解码器103通过上述上部位线接触18连接到相应的上部位线151，并且用于对上部位线151的地址进行解码，以使得特定的上部位线151在被寻址时被激活。

并且，上述字线解码器102可以顺应字线触点区131a并沿第二横向y延伸，例如，可以布置在与对应的字线触点区131a相同的区域中，对应地，该字线解码器102可以与包括字线触点区131a的字线选址区块具有相同的排布方式。上述下部位线解码器101可以顺应下部位线触点区111a并沿第一横向x延伸，例如，可以布置在与对应的下部位线触点区111a相同的区域中，对应地，该下部位线解码器101可以与包括下部位线触点区111a的下部位线选址区块具有相同的排布方式。上述上部位线解码器103可以顺应上部位线触点区151a并沿第二横向y延伸，例如，可以布置在与对应的上部位线触点区151a相同的区域中，对应地，该上部位线解码器103可以与包括上部位线触点区151a的上部位线选址区块具有相同的排布方式。

具体地，上述多个下部位线接触16可以位于各个下部位线触点区111a并在纵向z上延伸而将每一下部位线111连接到相应的下部位线解码器101。上述多个字线接触17可以位于各个字线触点区131a并在纵向z上延伸而将每一字线131连接到相应的字线解码器102。上述多个上部位线接触18位于各个上部位线触点区151a并在纵向z上延伸而将每一上部位线151连接到相应的上部位线解码器103。

在一些具体实施例中，上述下部位线解码器101可以位于相应的下部位线触点区111a，且上述下部位线接触16可以位于下部位线111正下方并与之接触，以使得该下部位线接触16能够通过在纵向z上笔直的延伸，而将该下部位线111直接连接到对应的下部位线解码器101，从而无需进一步布线。同理，上述字线解码器102可以位于相应的字线触点区131a，且上述字线接触17可以位于字线131正下方并与之接触，以使得该字线接触17能够通过在纵向z上笔直的延伸，而将该字线131直接连接到对应的字线解码器102，从而无需进一步布线。上述上部位线解码器103可以位于相应的上部位线触点区151a，且上述上部位线接触18可以位于上部位线151正下方并与之接触，以使得该上部位线接触18能够通过在纵向z上笔直的延伸，而将该上部位线151直接连接到对应的上部位线解码器103，从而无需进一步布线。

可以理解的是，在一些替代实施例中，上述下部位线解码器101还可以相对于下部位线触点区111a偏移，并在下部位线解码器101和相应的下部位线接触16之间设有布线。同理，上述字线解码器102可以相对于字线触点区131a偏移，并在字线解码器102和字线接触17之间设有布线。上述上部位线解码器103可以相对于上部位线触点151a区偏移，并在上部位线解码器103和上部位线接触18之间设有布线。

与现有技术相比较，本实施例不仅将现有的垂直长条结构字线解码器分成了多个部分并以分布式模式布置，还进一步将位于该垂直长条结构字线解码器上方的各个阵列(包括存储单元阵列、字线组以及位线阵列)进行偏移布置，使得本实施例中的字线编码器能够占据更小的器件面积，并减小了互连布线难度。

在上述实施例中，上述下部位线111和上部位线151可以在第一横向x上具有的相同宽度，且上述字线131可以为双层导电走线，该双层导电走线可以包括在纵向z上堆叠的第一字线和第二字线。上述下部位线111、上部位线151、第一字线和第二字线的材质可以为钨、钴、铜、铝、多晶硅、掺杂硅、硅化物等导电材料。

具体地，可以通过经由与上述第一/上部存储单元121/141接触的相应字线131和第一/上部位线111/151施加的电流来单独对每个第一/上部存储单元121/151进行数据存取。其中，上述下部存储单元121和上部存储单元141可以各包括在纵向z上堆叠的相变存储元件、选择器和多个电极。其中，相变存储元件可以为相变存储层，且该相变存储层可以包括相变材料，例如，基于锗-锑-碲(ge-sb-te，简称gst)的材料(比如ge2sb2te5)中的一种或多种。该相变材料在被加热时可以在不同相态(例如，晶相和非晶相)之间切换。上述选择器可以包括任何适当的双向阈值开关(ots)材料，例如，znxtey、gextey、nbxoy、sixasytez等。在一些实施例中，一个第一/上部存储单元121/151可以包括三个电极，且这三个电极可以分别设置在选择器和相变存储元件之间、选择器背离相变存储元件的一侧上、以及相变存储元件背离选择器的一侧上。上述电极的材质可以钨、钴、铜、铝、多晶硅、掺杂硅、硅化物等导电材料。在一些实施例中，上述多个电极中的每者可以包括碳，例如非晶碳。

区别于现有技术，本实施例中的三维存储器，通过采用分布式模式布置解码器，得到的分布式结构解码器，与现有的垂直长条结构解码器相比较，在存储器中所占据的器件面积更小，从而能够提高存储器空间使用率，以提高存储器的存储密度。

请参阅图10，图10是本发明实施例提供的三维存储器的制作方法的流程示意图，该三维存储器的制作方法具体流程可以如下：

步骤s901：提供多个下部位线解码器和多个字线解码器。

其中，上述多个下部位线解码器和多个字线解码器的具体布置或分布方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。

步骤s903：形成多个下部位线组。

步骤s905：形成多个下部存储单元阵列。

步骤s907：形成多个字线组。

其中，上述多个字线组与上述多个字线解码器可以分别电连接，各个字线组可以包括多条在第一横向上延伸的字线，且上述多个字线解码器与上述多个字线组各一一配对成多个字线选址区块。上述多个下部位线组与上述多个下部位线解码器可以分别电连接，各个下部位线组可以包括多条在垂直于第一横向的第二横向上延伸的下部位线，且上述多个下部位线解码器与多个下部位线组各一一配对成多个下部位线选址区块。上述多个下部存储单元阵列可以位于多个下部位线组和多个字线组之间。

在本实施例中，上述多个字线解码器和/或多个下部位线解码器可以沿第一横向和/或沿第二横向呈分布式模式排列。上述多个字线选址区块可以呈矩阵排列，且在第二横向上相邻的两行字线选址区块中的两相邻字线选址区块可以于第一横向上错位排布。

具体地，每个下部位线组还可以包括位于上述多条下部位线中间且与下部位线解码器连接的下部位线触点区。每个字线组还可以包括位于上述多条字线中间且与字线解码器连接的字线触点区。每个下部存储单元阵列可以包括多个下部存储单元，每个下部存储单元可以位于对应的一条字线和对应的一条下部位线的相交处。其中，两个字线触点区可以位于下部位线触点区在第二横向的两侧且间隔至少一行字线组。

具体地，上述多个字线选址区块可以包括第一字线选址区块、第二字线选址区块和第三字线选址区块，第二字线选址区块在第二横向上位于第一字线选址区块和第三字线选址区块之间，第一字线选址区块中的字线触点区和第三字线选址区块中的字线触点区位于一个下部位线触点区在第二横向的两侧，且第二字线选址区块与第一字线选址区块在第一横向上偏移错位。

在一些实施例中，上述多个字线选址区块还可以包括在第二横向上位于第一字线选址区块和第三字线选址区块之间的第四字线选址区块，该第四字线选址区块与第一字线选址区块在第一横向上和第二字线选址区块不同方向偏移错位，且第一、第二、第三和第四字线选址区块与一个下部位线触点区所对应的下部位线组部分相交。

可以理解的是，上述多个下部位线组、上述多个下部存储单元阵列、上述多个字线组、上述多个字线选址区块和上述多个下部位线选址区块的具体布置或分布方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。

其中，在上述步骤s903之前，还可以包括：

步骤s902：形成多个下部位线接触，多个下部位线接触位于各个下部位线触点区并在纵向上延伸而将每一下部位线连接到相应的下部位线解码器。

其中，步骤s902完成后的结构示意图如图11a和图11b所示，具体而言，图11a描绘了步骤s902完成后得到的结构的一部分的俯视结构示意图，图11b是沿图11a中的线s-s’截取的横截面结构示意图。

具体地，可以首先通过一种或多种薄膜沉积工艺形成具有电介质材料(例如，氧化硅)的电介质层91，然后通过刻蚀工艺形成贯穿电介质层91的多个下部位线接触16。其中，上述多个下部位线接触16位于下部位线触点区111a内，并且，具体实施时，上述多个下部位线接触16和下部位线触点区111a的具体布置或分布方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。

在一个具体实施例中，为了形成上述多个下部位线组，上述步骤s903可以具体包括：

步骤s9031：形成导线层，导线层包括多条沿第二横向延伸的导电走线。

其中，步骤s9031完成后的结构示意图如图11c和图11d所示。

具体地，可以在上述电介质层91上形成上述导电层，该导线层包括多条沿第二横向y延伸的导电走线92，且每一下部位线接触16与相应的导电走线92相接触。

步骤s9032：对多条导电走线的预设区域进行去除，以得到多个下部位线组，其中，每一导电走线对应得到多条下部位线。

其中，步骤s9032完成后的结构示意图如图11e和图11f所示。

在本实施例中，将上述多条导电走线延伸至预设区域92a的部分去掉，以将各导电走线断开为多条下部位线111，目的是为了给后续步骤中形成的字线接触和上部位线接触预留空间，并因此该预设区域92a的大小、位置、形状以及分布方式可以参考上述三维存储器实施例中所描述的字线接触和上部位线接触的具体实施方式，故此处不再赘述。

可以理解的是，在一些替代实施例中，还可以通过一次光刻工艺直接形成不连续的导电走线，也即直接形成上述多条下部位线，从而节省一道工序步骤。

在一个具体实施例中，为了形成上述多个下部存储单元阵列，上述步骤s905还可以具体包括：

步骤s9051：在多个下部位线组上形成多个下部存储单元阵列，每一下部存储单元阵列包括多个下部存储单元。

其中，步骤s9051完成后的结构示意图如图11g所示。

具体地，每一下部存储单元121可以包括堆叠的相变存储元件、选择器和多个电极。为了形成多个下部存储单元121，可以相继沉积第一导体、双向阈值开关(ots)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成下部存储堆叠层，然后在两个垂直方向上对该下部存储堆叠层进行蚀刻。上述第一导体、第二导体和第三导体中的每者可以包括非晶碳。

在一个具体实施例中，上述字线可以为双层导电走线，且该双层导电走线可以包括在纵向上堆叠的第一字线和第二字线，为了形成上述多个字线组，上述步骤s907还可以具体包括：

步骤s9071：在多个下部存储单元阵列上形成多个第一字线组。

步骤s9072：在多个第一字线组正上方形成多个第二字线组，以得到由上述多个第一字线组和上述多个第二字线层堆叠形成的多个字线组。

其中，步骤s9072完成后的结构示意图如图11h所示。

具体地，上述字线131的位置和布置方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。

在一些实施例中，在上述步骤s9071之前，还可以包括：

步骤a：形成多个字线接触，多个字线接触位于各个字线触点区并在纵向上延伸而将每一字线连接到相应的字线解码器。

其中，如图11h所示，上述多个字线接触17可以位于字线触点区内，并且，该字线131和字线触点区的具体布置或分布方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。具体实施时，上述步骤a可以与上述步骤s9072同时执行，也即，在形成第一字线组的过程中同时形成上述字线接触17。

为了形成双堆栈结构的三维相变存储器，上述三维存储器的制作方法还可以包括：

步骤s907：提供多个上部位线解码器。

步骤s909：形成多个上部存储单元阵列。

步骤s911：形成多个上部位线组。

其中，上述多个上部位线组与上述多个上部位线解码器可以分别电连接，各个上部位线组可以包括多条在第二横向上延伸的上部位线，且上述多个上部位线解码器与上述多个上部位线组各一一配对成多个上部位线选址区块。上述多个上部存储单元阵列可以位于上述多个上部位线组和上述多个字线组之间。

在本实施例中，上述多个上部位线解码器可以沿第一横向和/或沿第二横向呈分布式模式排列，且上述多个上部位线解码器与上述多个下部位线解码器在第二横向上错开。具体地，上述上部位线解码器可以位于同一列字线解码器中相邻两个字线解码器之间，且在第二横向上相邻的上部位线解码器和下部位线解码器之间可以具有一个字线解码器。

在一些实施例中，在纵向上位于相邻两个下部位线组上方的上部位线组可以沿第二横向偏移，例如，在纵向上位于相邻两个下部位线组上方的上部位线组沿第二横向偏移半个下部位线组的长度。

具体举例，上述上部位线组可以在第二横向上相对于下部位线组偏移预设距离(例如，下部位线组的长度的一部分)，对应上述上部位线选址区块也可以在第二横向上相对于下部位线选址区块偏移预设距离，以在相互偏移的下部位线和上部位线之间提供布置上述上部位线接触的空间。在一些实施例中，上述预设距离可以为下部位线组在第二横向上的长度的一半，或大约为下部位线组在第二横向上的长度的一半。

可以理解的是，上述多个上部位线解码器、上述多个上部位线组和上述多个上部存储单元阵列的具体布置或分布方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。

在一个具体实施例中，为了形成上述多个上部存储单元阵列，上述步骤s909可以具体包括：在多个字线组上形成多个上部存储单元阵列，每一上部存储单元层包括多个上部存储单元，相应地，步骤s9071完成后的结构示意图可以如图11i所示。

具体地，每一上部存储单元141可以包括堆叠的相变存储元件、选择器和多个电极。为了形成多个上部存储单元141，可以相继沉积第一导体、双向阈值开关(ots)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成下部存储堆叠层，然后在两个垂直方向上对该下部存储堆叠层进行蚀刻。上述第一导体、第二导体和第三导体中的每者可以包括非晶碳。

在一个具体实施例中，为了形成上述多个上部位线组，上述步骤s911可以具体包括：在多个上部存储单元阵列上形成多个上部位线组。相应地，步骤s9011完成后的结构示意图可以如图11j所示。

具体地，上述上部位线151的位置和布置方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。并且，具体实施时，该上部位线151可以与上述下部位线111采用相同的材料和制程工艺形成。

在一些实施例中，在上述步骤s9011之前，还可以包括：

步骤s910：形成多个上部位线接触，多个上部位线接触位于各个上部位线触点区并在纵向上延伸而将每一上部位线连接到相应的上部位线解码器。

其中，上述多个上部位线接触可以位于上部位线触点区内，并且，上述上部位线151和上部位线触点区的具体布置或分布方式可以参考上述三维存储器实施例中所描述的具体实施方式，故此处不再赘述。具体实施时，上述步骤s910还可以与上述步骤s9011同时执行，也即，在形成上部位线组的过程中同时形成上述上部位线接触。

区别于现有技术，本实施例中的三维存储器的制作方法，通过采用分布式模式布置解码器，得到的分布式结构解码器，与现有的垂直长条结构解码器相比较，在存储器中所占据的器件面积更小，从而能够提高存储器空间使用率，以提高存储器的存储密度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。