时钟转换电路的制作方法

时钟转换电路
1.相关申请的交叉引用
2.本技术要求于2020年6月30日在韩国知识产权局提交的韩国专利申请第10-2020-0079733号的优先权，其全部内容通过引用合并于此。
技术领域
3.本文描述的本公开的实施例涉及时钟转换电路。


背景技术：

4.存储器设备可以包括用于生成、处理或存储数据的各种电路。例如，存储器设备可以包括用于基于时钟信号、数据信号和命令信号来存储或输出数据的各种电路。如今，随着存储器设备中要被处理的数据量的增加，时钟信号的频率会增加。
5.因为直接在存储器设备处处理高频的时钟信号负担较重，所以存储器设备可以使用具有不同相位的多个时钟信号，并且存储器设备可以转换时钟信号的占空比。在这种情况下，诸如转换的时钟信号的偏斜(skew)或占空比误差的因素可能导致存储器设备的异常操作或存储在其中的数据的可靠性降低。因此，需要一种对时钟信号的偏斜和占空比误差具有稳健性的时钟转换电路。


技术实现要素：

6.本公开的实施例提供了一种时钟转换电路，其中，用于占空比转换的输入时钟的边沿类型彼此一致，并且输出级具有对称结构。
7.根据示例实施例，一种时钟转换电路包括：第一开关，该第一开关连接在用于接收第二输入时钟的第一输入节点与第一节点之间，并响应于第一输入时钟的第一逻辑状态进行操作，第二输入时钟相对于第一输入时钟延迟多达90度；第二开关，该第二开关连接在用于接收第一输入时钟的第二输入节点与第二节点之间，并响应于第二输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第二节点与接地节点之间，并响应于第二输入时钟的与第二输入时钟的第二逻辑状态相反的第一逻辑状态进行操作。
8.根据示例实施例，一种时钟转换电路包括：第一时钟电路、第二时钟电路、第三时钟电路和第四时钟电路，其中，第一至第四时钟电路基于包括第一输入时钟、第二输入时钟、第三输入时钟和第四输入时钟的输入四相位时钟生成包括第一输出时钟、第二输出时钟、第三输出时钟和第四输出时钟的输出四相位时钟。第一时钟电路包括：第一开关，该第一开关连接在用于接收第二输入时钟的第一输入节点与第一节点之间，并被配置为响应于第一输入时钟的第一逻辑状态进行操作；第二开关，该第二开关连接在用于接收第一输入时钟的第二输入节点与第二节点之间，并被配置为响应于第二输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第二节点与接地节点之间，并被配置为响应于第二输入时钟的与第二输入时钟的第二逻辑状态相反的第一逻辑状态进行操作。
9.根据示例实施例，一种时钟转换电路包括：第一开关，该第一开关连接在用于接收
第一输入时钟的第一输入节点与第一节点之间，并响应于相对于第一输入时钟延迟多达90度的第二输入时钟的第一逻辑状态进行操作；第二开关，该第二开关连接在用于接收第二输入时钟的第二输入节点与第二节点之间，并响应于第一输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第一节点与电源节点之间，并响应于第二输入时钟的与第二输入时钟的第一逻辑状态相反的第二逻辑状态进行操作。
附图说明
10.通过参考附图详细描述本公开的示例实施例，本公开的上述及其他目的和特征将变得显而易见。
11.图1是示出时钟转换电路的框图。
12.图2是示出图1的时钟转换电路的输入时钟和输出时钟的图表。
13.图3a是详细示出时钟转换电路的电路图。
14.图3b是示出图3a的时钟转换电路的输入时钟和输出时钟的图表。
15.图4a是详细示出时钟转换电路的电路图。
16.图4b是示出图4a的时钟转换电路的输入时钟和输出时钟的图表。
17.图5a是详细示出根据本公开的实施例的时钟转换电路的框图。
18.图5b是示出根据示例实施例的图5a的时钟转换电路的输入时钟和输出时钟的图表。
19.图5c是详细示出根据示例实施例的图5a的第一至第四时钟电路的框图。
20.图6是详细示出根据本公开的实施例的时钟转换电路的框图。
21.图7是详细示出根据本公开的实施例的时钟转换电路的框图。
22.图8是详细示出根据本公开的实施例的时钟转换电路的框图。
23.图9是详细示出根据本公开的实施例的包括锁存反相器(latch inverter)的时钟转换电路的框图。
24.图10是详细示出根据本公开的实施例的包括缓冲器的时钟转换电路的框图。
25.图11是详细示出根据本公开的实施例的简化的时钟转换电路的框图。
26.图12a是详细示出根据本公开的实施例的时钟转换电路的框图。
27.图12b是示出根据示例实施例的图12a的时钟转换电路的输入时钟和输出时钟的图表。
28.图12c是详细示出根据示例实施例的图12a的第一至第四时钟电路的框图。
29.图13是详细示出根据本公开的实施例的时钟转换电路的框图。
30.图14是详细示出根据本公开的实施例的时钟转换电路的框图。
31.图15是详细示出根据本公开的实施例的时钟转换电路的框图。
32.图16是详细示出根据本公开的实施例的包括锁存反相器的时钟转换电路的框图。
33.图17是详细示出根据本公开的实施例的包括缓冲器的时钟转换电路的框图。
34.图18是详细示出根据本公开的实施例的简化的时钟转换电路的框图。
35.图19是示出根据本公开的实施例的存储器系统的框图。
36.图20是详细示出根据示例实施例的图19的存储器设备的框图。
37.图21是详细示出根据示例实施例的图20的输入/输出电路的电路图。
38.图22是示出根据示例实施例的在图21的dq焊盘(pad)处生成的数据信号的图表。
39.图23是示出根据本公开的实施例的存储器模块的框图。
40.图24是示出根据本公开的实施例的电子系统的框图。
具体实施方式
41.以下，可以到本领域普通技术人员容易地实现本公开的程度来详细且清楚地描述本公开的实施例。以下，为了便于描述，通过使用相同或相似的附图标记来表示相似的组件。
42.在以下附图或详细描述中，模块可以与任何其他组件以及附图中示出或在详细描述中描述的组件连接。模块或组件可以直接或间接地连接。模块或组件可以通过通信而连接，或者可以物理连接。
43.图1是示出时钟转换电路100的框图。参考图1，时钟转换电路100从输入时钟生成器icg接收第一至第四输入时钟iclk1至iclk4，并生成第一至第四输出时钟oclk1至iclk4和第一至第四反相输出时钟oclk1b至oclk4b。
44.第一至第四输入时钟iclk1至iclk4中的每一个可以是其中第一逻辑状态(例如，逻辑高电平)和第二逻辑状态(例如，逻辑低电平)以给定周期重复的时钟信号。第一至第四输出时钟oclk1至oclk4可以是具有与第一至第四输入时钟iclk1至iclk4的占空比不同的占空比的时钟信号。占空比可以表示与第一逻辑状态对应的时间间隔在具有第一逻辑状态和第二逻辑状态的时间间隔(或时间周期)内的比率。
45.第一至第四反相输出时钟oclk1b至oclk4b可以是其逻辑状态分别与第一至第四输出时钟oclk1至oclk4的逻辑状态相反的时钟信号。这将参考图2更全面地进行描述。
46.也就是说，时钟转换电路100可以是转换第一输入时钟iclk1至第四输入时钟iclk4的占空比的电路。例如，第一输出时钟oclk1的占空比可以是第一输入时钟iclk1的占空比的一半。
47.时钟转换电路100可以从输入时钟生成器icg接收第一至第四输入时钟iclk1至iclk4。输入时钟生成器icg可基于参考时钟rclk生成第一至第四输入时钟iclk1至iclk4。在这种情况下，第一至第四输入时钟iclk1至iclk4可以是具有相同周期和相同占空比但是具有不同相位的信号。
48.例如，第一输入时钟iclk1的相位可以与参考时钟rclk的相位相同。第二输入时钟iclk2的相位可以相对于参考时钟rclk的相位延迟多达90度(或者第二输入时钟iclk2可以相对于参考时钟rclk延迟多达90度)。第三输入时钟iclk3的相位可以相对于参考时钟rclk的相位延迟多达180度。第四输入时钟iclk4的相位可以相对于参考时钟rclk的相位延迟多达270度。也就是说，输入时钟生成器icg可以是生成包括第一至第四输入时钟iclk1至iclk4的输入四相位时钟的设备。
49.时钟转换电路100可以包括第一至第四时钟电路110至140。第一时钟电路110可以基于第一至第四输入时钟iclk1至iclk4生成第一输出时钟oclk1和第一反相输出时钟oclk1b。第二时钟电路120可以基于第一至第四输入时钟iclk1至iclk4生成第二输出时钟oclk2和第二反相输出时钟oclk2b。第三时钟电路130可以基于第一至第四输入时钟iclk1至iclk4生成第三输出时钟oclk3和第三反相输出时钟oclk3b。第四时钟电路140可以基于
第一至第四输入时钟iclk1至iclk4生成第四输出时钟oclk4和第四反相输出时钟oclk4b。
50.例如，时钟转换电路100可以是基于包括第一至第四输入时钟iclk1至iclk4的输入四相位时钟生成包括第一至第四输出时钟oclk1至oclk4的输出四相位时钟和包括第一至第四反相输出时钟oclk1b至oclk4b的反相输出四相位时钟的设备。
51.在示例实施例中，假设不存在占空比误差或偏斜，则第一至第四输出时钟oclk1至oclk4可以是具有相同周期和相同占空比但具有不同相位的信号。例如，假设第一输出时钟oclk1的相位为0度，则第二至第四输出时钟oclk2至olck4的相位可以分别为90度、180度和270度。
52.如上所述，根据本公开的实施例，可以提供时钟转换电路100，该时钟转换电路100基于输入四相位时钟生成输出四相位时钟和反相输出四相位时钟。
53.图2是示出图1的时钟转换电路100的输入时钟和输出时钟的图表。在图2中示出了随着时间推移的输入时钟iclk1至iclk4的波形、输出时钟oclk1至oclk4的波形以及反相输出时钟oclk1b至oclk4b的波形。在图2的图表中，横向表示时间。纵向表示逻辑状态。
54.第一输入时钟iclk1可以是其中第一逻辑状态和第二逻辑状态周期性地重复的时钟信号。第一输入时钟iclk1可以具有周期tp和占空比dy1。例如，周期tp可以与从时间t0到时间t4的时间间隔对应。例如，占空比dy1可以为50％。
55.在示例实施例中，第一输入时钟iclk1可以在从时间t0到时间t2的时间间隔中具有第一逻辑状态。第一输入时钟iclk1可以在从时间t2到时间t4的时间间隔中具有第二逻辑状态。例如，第一逻辑状态可以与逻辑高电平对应，而第二逻辑状态可以与逻辑低电平对应。
56.第二至第四输入时钟iclk2至iclk4的相位可以与第一输入时钟iclk1的相位不同。例如，第二输入时钟iclk2的相位可以相对于第一输入时钟iclk1的相位延迟多达90度。第三输入时钟iclk3的相位可以相对于第一输入时钟iclk1的相位延迟多达180度。第四输入时钟iclk4的相位可以相对于第一输入时钟iclk1的相位延迟多达270度。
57.在这种情况下，从时间t0到时间t1的时间间隔可以与90度的相位对应。从时间t0到时间t2的时间间隔可以与180度的相位对应。从时间t0到时间t3的时间间隔可以与270度的相位对应。
58.第一输出时钟oclk1可以是其中第一逻辑状态和第二逻辑状态周期性地重复的时钟信号。在这种情况下，第一输出时钟oclk1的占空比dy2可以与第一输入时钟iclk1的占空比dy1不同。例如，占空比dy1可以为50％，而占空比dy2可以为25％。
59.在示例实施例中，第一输出时钟oclk1在从时间t0到时间t1的时间间隔中可以具有第一逻辑状态。第一输出时钟oclk1在从时间t1到时间t4的时间间隔中可以具有第二逻辑状态。
60.第二至第四输出时钟oclk2至oclk4的相位可以与第一输出时钟oclk1的相位不同。例如，第二输出时钟oclk2的相位可以相对于第一输出时钟oclk1的相位延迟多达90度。第三输出时钟oclk3的相位可以相对于第一输出时钟oclk1的相位延迟多达180度。第四输出时钟oclk4的相位可以相对于第一输出时钟oclk1的相位延迟多达270度。
61.第一至第四反相输出时钟oclk1b至oclk4b可以是其逻辑状态分别与第一至第四输出时钟oclk1至oclk4的逻辑状态相反的时钟信号。例如，在从时间t0到时间t1的时间间
隔中，第一输出时钟oclk1可以具有第一逻辑状态，而第一反相输出时钟oclk1b可以具有第二逻辑状态。例如，在从时间t1到时间t4的时间间隔中，第一输出时钟oclk1可以具有第二逻辑状态，而第一反相输出时钟oclk1b可以具有第一逻辑状态。
62.图3a是详细示出时钟转换电路100a的电路图。参考图3a，时钟转换电路100a可以包括第一至第四时钟电路110a至140a。第一至第四时钟电路110a至140a可以分别输出第一至第四输出时钟oclk1至oclk4。
63.具体地说，第一时钟电路110a可以基于第一至第四输入时钟iclk1至iclk4生成第一输出时钟oclk1和第一反相输出时钟oclk1b。第二至第四时钟电路120a至140a的结构可以类似于第一时钟电路110a的结构。为了简化说明，将省略第二至第四时钟电路120a至140a的详细结构。
64.第一时钟电路110a可以将第一输入时钟iclk1和第四输入时钟iclk4的nand逻辑运算的结果反相以生成第一输出时钟oclk1。第一时钟电路110a可以对第三输入时钟iclk3的反相版本和第二输入时钟iclk2的反相版本执行nand逻辑运算，以生成第一反相输出时钟oclk1b。然而，用于占空比转换的输入时钟iclk1至iclk4的边沿类型可能不同，从而引起第一时钟电路110a可能易于出现输入时钟iclk1至iclk4的占空比误差的问题。这将参考图3b更全面地进行描述。
65.图3b是示出图3a的时钟转换电路100a的输入时钟和输出时钟的图表。在图3b中示出了第一输入时钟iclk1的波形、第四输入时钟iclk4的波形、第一输出时钟oclk1的波形以及第一反相输出时钟oclk1b的波形。在图3b的图表中，横向表示时间。纵向表示逻辑状态。第一输入时钟iclk1可以具有周期tp。
66.第一时钟电路110a可以执行第一输入时钟iclk1和第四输入时钟iclk4的nand逻辑运算。在时间ta1，第一时钟电路110a可以基于第一输入时钟iclk1的上升沿来改变第一输出时钟oclk1的逻辑状态。上升沿可以指示时钟信号的逻辑状态从低电平切换到高电平(或时钟信号的逻辑状态从低到高的转变)。在时间ta2，第一时钟电路110a可以基于第四输入时钟iclk4的下降沿来改变第一输出时钟oclk1的逻辑状态。下降沿可以指示时钟信号的逻辑状态从高电平切换到低电平(或时钟信号的逻辑状态从高到低的转变)。
67.由于包括时钟转换电路100a的半导体设备的工艺或劣化，输入时钟iclk1至iclk4可能具有占空比误差。占空比误差可以指实际占空比值与预期(或目标)占空比值不同。基于不同类型的边沿(即，上升沿和下降沿)进行操作的时钟转换电路100a可能易于出现输入时钟iclk1至iclk4的占空比误差。因此，需要一种用于基于相同类型的边沿(即，上升沿或下降沿)来生成输出时钟的技术。
68.图4a是详细示出时钟转换电路100b的电路图。参考图4a，时钟转换电路100b可以包括第一至第四时钟电路110b至140b。第一至第四时钟电路110b至140b分别输出第一至第四输出时钟oclk1至oclk4。第一时钟电路110b可以基于第一输入时钟iclk1和第二输入时钟iclk2生成第一输出时钟oclk1和第一反相输出时钟oclk1b。
69.第二至第四时钟电路120b至140b的结构可以类似于第一时钟电路110b的结构。为了简化说明，将省略第二至第四时钟电路120b至140b的详细结构。
70.当第一输入时钟iclk1具有为高电平的第一逻辑状态时，第一时钟电路110b可以将第二输入时钟iclk2提供给节点nx1。当第一输入时钟iclk1具有第二逻辑状态时，第一时
钟电路110b可以通过反相器invx将节点nx2的电压反馈回节点nx1。可以基于电源电压vdd和接地gnd来驱动反相器invx。可以在节点nx1处形成类似于第一反相输出时钟oclk1b的波形的电压。
71.第一时钟电路110b可以基于节点nx1的电压生成第一输出时钟oclk1和第一反相输出时钟oclk1b。也就是说，与图3a的第一时钟电路110a不同，第一时钟电路110b可以基于相同类型的边沿生成第一输出时钟oclk1和第一反相输出时钟oclk1b。
72.然而，在第一时钟电路110b中，由于连接到节点nx1的输出级(例如，反相器inv)具有非对称结构，因此在第一输出时钟oclk1与第一反相输出时钟oclk1b之间可能发生时间误差。这将参考图4b更全面地进行描述。
73.图4b是示出图4a的时钟转换电路100b的输入时钟和输出时钟的图表。在图4b中示出了第一输入时钟iclk1的波形、第二输入时钟iclk2的波形、第一输出时钟oclk1的波形以及第一反相输出时钟oclk1b的波形。在图4b的图表中，横向表示时间。纵向表示逻辑状态。第一输入时钟iclk1可以具有周期tp。
74.第一时钟电路110b可以基于第一输入时钟iclk1的上升沿和第二输入时钟iclk2的上升沿来生成第一输出时钟oclk1和第一反相输出时钟oclk1b。也就是说，因为第一时钟电路110b基于相同类型的边沿(即，上升沿)进行操作，所以第一时钟电路110b对于输入时钟iclk1和iclk2的占空比误差可以是稳健的。
75.由于连接到第一时钟电路110b的节点nx1的输出级(例如，反相器inv)具有非对称结构，因此可能会发生偏斜。具体地说，第一输出时钟oclk1可以由串联连接到节点nx1的三个反相器inv生成。第一反相输出时钟oclk1b可以由串联连接到节点nx1的两个反相器inv生成。因为三个反相器inv延迟的时间不同于两个反相器inv延迟的时间，所以在第一输出时钟oclk1和第一反相输出时钟oclk1b之间可能发生偏斜。
76.例如，由串联连接的三个反相器inv生成的第一输出时钟oclk1可以通过三个反相器inv的操作被延迟多达时间间隔tx1。时间间隔tx1可以是从时间tb1到时间tb3的间隔。由串联连接的两个反相器inv生成的第一反相输出时钟oclk1b可以通过两个反相器inv的操作被延迟多达时间间隔tx2。时间间隔tx2可以是从时间tb1到时间tb2的间隔。在此，时间间隔tx1可以比时间间隔tx2长。
77.如上所述，第一时钟电路110b在第一时钟电路110b基于相同类型的边沿进行操作方面可能是有利的，但是在由于非对称结构的输出级在第一输出时钟oclk1与第一反相输出时钟oclk1b之间可能会发生偏斜方面可能是不利的。因此，需要一种基于相同类型的边沿生成输出时钟并且具有对称结构的时钟电路。
78.图5a是详细示出根据本公开的实施例的时钟转换电路1100的框图。参考图5a，时钟转换电路1100可以包括第一至第四时钟电路1110至1140。第一时钟电路1110可以基于第一输入时钟iclk1和第二输入时钟iclk2生成第一输出时钟oclk1和第一反相输出时钟oclk1b。将参考图5c更全面地描述第二至第四时钟电路1120至1140的结构。
79.第一时钟电路1110可以包括第一开关sw1、第二开关/sw2、第三开关sw3、第一反相器inv1和第二反相器inv2。在此，第二开关/sw2的符号“/”可以表示第二开关/sw2响应于反相逻辑状态进行操作。例如，在顺序地具有第一逻辑状态和第二逻辑状态的时钟信号被施加到第一开关sw1和第二开关/sw2的情况下，第一开关sw1可以在时钟信号处于第一逻辑状
态的时间间隔中被接通，而第二开关/sw2可以在时钟信号处于第二逻辑状态的时间间隔中被接通。
80.第一时钟电路1110可以通过第一输入节点nil接收第二输入时钟iclk2。第一时钟电路1110可以通过第二输入节点ni2接收第一输入时钟iclk1。第一时钟电路1110可以通过第一输出节点no1输出第一输出时钟oclk1。第一时钟电路1110可以通过第二输出节点no2输出第一反相输出时钟oclk1b。
81.第一输入时钟iclk1和第二输入时钟iclk2可以是具有相同周期和相同占空比并且其中第一逻辑状态和第二逻辑状态周期性地重复的时钟信号。第二输入时钟iclk2的相位可以相对于第一输入时钟iclk1的相位延迟多达90度。第一输出时钟oclk1可以是具有与第一输入时钟iclk1相同的周期并且具有比第一输入时钟iclk1短的占空比的时钟信号。第一反相输出时钟oclk1b可以是其逻辑状态与第一输出时钟oclk1的逻辑状态相反的时钟信号。
82.第一开关sw1可以连接在第一输入节点ni1与第一节点n1之间。第一开关sw1可以响应于第二输入节点ni2上的第一输入时钟iclk1的第一逻辑状态进行操作。
83.例如，第一开关sw1可以在第一输入时钟iclk1具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被接通，并且可以在第一输入时钟iclk1具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被关断，但是本公开不限于此。
84.第二开关/sw2可以连接在第二输入节点ni2与第二节点n2之间。第二开关/sw2可以响应于第一输入节点ni1上的第二输入时钟iclk2的第二逻辑状态进行操作。
85.例如，第二开关/sw2可以在第二输入时钟iclk2具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被接通，并且可以在第二输入时钟iclk2具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被关断，但是本公开不限于此。
86.第三开关sw3可以连接在第二节点n2与接地节点之间。接地节点可以是被提供接地gnd的节点。接地gnd可以是与第二逻辑状态(例如，逻辑低电平)对应的电压。第三开关sw3可以响应于第一输入节点ni1上的第二输入时钟iclk2的第一逻辑状态进行操作。
87.例如，第三开关sw3可以在第二输入时钟iclk2具有第一逻辑状态(例如，逻辑高电平)的时间间隔中接通，并且可以在第二输入时钟iclk2具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被关断，但是本公开不限于此。
88.第一反相器inv1可以连接在第一节点n1与第一输出节点no1之间。第一反相器inv1可以将第一节点n1的电压反相，并且可以将反相电压输出到第一输出节点no1。将电压反相可以指将逻辑状态反转。例如，当第一节点n1处的电压与第一逻辑状态对应时，第一反相器inv1可以将与第二逻辑状态对应的电压输出至第一输出节点no1。当第一节点n1处的电压与第二逻辑状态对应时，第一反相器inv1可以将与第一逻辑状态对应的电压输出到第一输出节点no1。
89.第二反相器inv2可以连接在第二节点n2与第二输出节点no2之间。第二反相器inv2可以将第二节点n2的电压反相，并且可以将反相电压输出到第二输出节点no2。
90.根据本公开的实施例的时钟转换电路1100的输出级可以具有对称结构。例如，可以在从其生成第一输出时钟oclk1的第一输出节点no1与第一输入节点ni1之间插入一个开关和一个反相器。可以在从其生成第一反相输出时钟oclk1b的第二输出节点no2与第二输
入节点ni2之间插入一个开关和一个反相器。因为用于第一输出时钟oclk1的元件(包括开关和反相器)的数量等于用于第一反相输出时钟oclk1b的元件(包括开关和反相器)的数量，所以可以抑制第一输出时钟oclk1与第一反相输出时钟oclk1b之间的偏斜。
91.根据本公开的实施例的时钟转换电路1100可以包括第一时钟电路1110，该第一时钟电路1110基于相同类型的边沿生成第一输出时钟oclk1和第一反相输出时钟oclk1b。将参考图5b描述时钟转换电路1100的第一时钟电路1110生成第一输出时钟oclk1和第一反相输出时钟oclk1b的过程。
92.图5b是示出根据示例实施例的图5a的时钟转换电路1100的输入时钟和输出时钟的图表。在图5b中示出了第一输入时钟iclk1的波形、第二输入时钟iclk2的波形、第一输出时钟oclk1的波形以及第一反相输出时钟oclk1b的波形。在图5b的图表中，横向表示时间。纵向表示逻辑状态。
93.第一输入时钟iclk1可以具有周期tp。周期tp可以包括第一至第四时间间隔tp1至tp4。第一时间间隔tp1可以是从0度相位到90度相位的时间间隔。第二时间间隔tp2可以是从90度相位到180度相位的时间间隔。第三时间间隔tp3可以是从180度相位到270度相位的时间间隔。第四时间间隔tp4可以是从270度相位到360度相位的时间间隔。
94.在示例实施例中，第一节点n1处的电压波形可以类似于第一反相输出时钟oclk1b的电压波形。第一节点n1处的电压波形可以基于第一输入时钟iclk1的上升沿和第二输入时钟iclk2的上升沿。
95.例如，在第一时间间隔tpl中，第一开关swl可以被接通，但是第二输入时钟iclk2可以具有第二逻辑状态。在这种情况下，第一节点n1可以具有与第二逻辑状态对应的电压。在第二时间间隔tp2中，第一开关sw1可以保持接通状态，并且第二输入时钟iclk2可以具有第一逻辑状态。在这种情况下，第一节点n1可以具有与第一逻辑状态对应的电压。因为第一开关sw1在第三时间间隔tp3和第四时间间隔tp4中被关断，所以第一节点n1可以在第三时间间隔tp3和第四时间间隔tp4中保持第二时间间隔tp2的电压。
96.在示例实施例中，第一反相器inv1可以基于第一节点n1的电压生成第一输出时钟oclk1。由于第一反相器inv1，第一输出时钟oclk1可以相对于第一输入时钟iclk1延迟多达时间间隔tx3。时间间隔tx3可以是从时间tc1到时间tc2的间隔。
97.在示例实施例中，第二节点n2处的电压波形可以类似于第一输出时钟oclk1的电压波形。第二节点n2处的电压波形可以基于第一输入时钟iclk1的上升沿和第二输入时钟iclk2的上升沿。
98.例如，在第一时间间隔tpl中，第二开关/sw2可以被接通，第三开关sw3可以被关断，并且第一输入时钟iclk1可以具有第一逻辑状态。在这种情况下，第二节点n2可以具有与第一逻辑状态对应的电压。例如，在第二时间间隔tp2和第三时间间隔tp3中，第二开关/sw2可以被关断，第三开关sw3可以被接通，并且接地gnd可以通过接通的开关sw3被提供到第二节点n2。在这种情况下，第二节点n2可以具有与第二逻辑状态对应的电压。在第四时间间隔tp4中，第二开关/sw2可以被接通，第三开关sw3可以被关断，并且第一输入时钟iclk1可以具有第二逻辑状态。在这种情况下，第二节点n2可以具有与第二逻辑状态对应的电压。
99.在示例实施例中，第二反相器inv2可以基于第二节点n2的电压生成第一反相输出时钟oclk1b。由于第二反相器inv2，第一反相输出时钟oclk1b可以相对于第一输入时钟
iclk1延迟多达时间间隔tx4。时间间隔tx4可以是从时间tc1到时间tc2的间隔。
100.与图4a的第一时钟电路110b不同，第一时钟电路1110可以以这样的方式被配置：用于第一输出时钟oclk1的反相器数量等于用于第一反相输出时钟oclk1b的反相器数量，并且因此，时间间隔tx4可以等于时间间隔tx3。例如，由于第一时钟电路1110具有对称结构，因此可以在第一时钟电路1110处抑制第一输出时钟oclk1与第一反相输出时钟oclk1b之间的偏斜。
101.如上所述，根据本公开的实施例，提供了基于相同类型的边沿生成输出时钟并且具有对称结构第一时钟电路1110。例如，该特性也被应用于时钟转换电路1100的第二至第四时钟电路1120至1140，而不仅限于第一时钟电路1110。将参考图5c更全面地描述第二至第四时钟电路1120至1140的特性。
102.图5c是详细示出根据示例实施例的图5a的第一至第四时钟电路1110至1140的框图。在图5c中示出了包括第一至第四时钟电路1110至1140的时钟转换电路1100。图5c中的第一时钟电路1110的开关sw1、/sw2和sw3以及反相器inv1和inv2与图5a的第一时钟电路1110的开关sw1、/sw2和sw3以及反相器inv1和inv2类似，因此将省略附加描述以避免重复。
103.参考图5c，第二至第四时钟电路1120至1140中的每一个的开关sw1、/sw2和sw3以及反相器inv1和inv2可以类似于第一时钟电路1110的开关sw1、/sw2和sw3以及反相器inv1和inv2。然而，第二至第四时钟电路1120至1140在提供到输入节点ni1和ni2的输入时钟以及在输出节点no1和no2处生成的输出时钟方面可以不同于第一时钟电路1110。
104.第二时钟电路1120可以通过第一输入节点ni1接收第三输入时钟iclk3。第二时钟电路1120可以通过第二输入节点ni2接收第二输入时钟iclk2。第二时钟电路1120可以基于第二输入时钟iclk2和第三输入时钟iclk3生成第二输出时钟oclk2和第二反相输出时钟oclk2b。第二时钟电路1120可以通过第一输出节点no1输出第二输出时钟oclk2。第二时钟电路1120可以通过第二输出节点no2输出第二反相输出时钟oclk2b。
105.第二输入时钟iclk2的相位可以相对于第一输入时钟iclk1的相位延迟多达90度。第三输入时钟iclk3的相位可以相对于第一输入时钟iclk1的相位延迟多达180度。第二输出时钟oclk2的相位可以相对于第一时钟电路1110的第一输出时钟oclk1的相位延迟多达90度。第二反相输出时钟oclk2b可以是其逻辑状态与第二输出时钟oclk2的逻辑状态相反的信号。
106.第三时钟电路1130可以通过第一输入节点nil接收第四输入时钟iclk4。第三时钟电路1130可以通过第二输入节点ni2接收第三输入时钟iclk3。第三时钟电路1130可以基于第三输入时钟iclk3和第四输入时钟iclk4生成第三输出时钟oclk3和第三反相输出时钟oclk3b。第三时钟电路1130可以通过第一输出节点no1输出第三输出时钟oclk3。第三时钟电路1130可以通过第二输出节点no2输出第三反相输出时钟oclk3b。
107.第四输入时钟iclk4的相位可以相对于第一输入时钟iclk1的相位延迟多达270度。第三输出时钟oclk3的相位可以相对于第一时钟电路1110的第一输出时钟oclk1的相位延迟多达180度。第三反相输出时钟oclk3b可以是其逻辑状态与第三输出时钟oclk3的逻辑状态相反的信号。
108.第四时钟电路1140可以通过第一输入节点ni1接收第一输入时钟iclk1。第四时钟电路1140可以通过第二输入节点ni2接收第四输入时钟iclk4。第四时钟电路1140可以基于
第四输入时钟iclk4和第一输入时钟iclk1生成第四输出时钟oclk4和第四反相输出时钟oclk4b。第四时钟电路1140可以通过第一输出节点no1输出第四输出时钟oclk4。第四时钟电路1140可以通过第二输出节点no2输出第四反相输出时钟oclk4b。
109.第四输入时钟iclk4的相位可以相对于第一输入时钟iclk1的相位延迟多达270度。第四输出时钟oclk4的相位可以相对于第一时钟电路1110的第一输出时钟oclk1的相位延迟多达270度。第四反相输出时钟oclk4b可以是其逻辑状态与第四输出时钟oclk4的逻辑状态相反的信号。
110.在示例实施例中，在时钟转换电路1100中，用于接收相同输入时钟的节点可以用一个节点实现。例如，第一时钟电路1110的第一输入节点ni1可以是第二时钟电路1120的第二输入节点ni2。第二时钟电路1120的第一输入节点ni1可以是第三时钟电路1130的第二输入节点ni2。第三时钟电路1130的第一输入节点ni1可以是第四时钟电路1140的第二输入节点ni2。第四时钟电路1140的第一输入节点ni1可以是第一时钟电路1110的第二输入节点ni2。
111.如上所述，根据本公开的实施例，提供了时钟转换电路1100，其基于相同类型的边沿生成输出时钟，并且包括均具有对称结构的第一时钟电路1110至第四时钟电路1140。在图5a至5c中公开了基于上升沿进行操作的时钟转换电路1100。但是，上述相同类型的边沿(例如，上升沿)不限于此。例如，将参考图12a至12c描述基于下降沿进行操作的时钟转换电路2100。
112.图6是详细示出根据本公开的实施例的时钟转换电路1200的框图。参考图6，时钟转换电路1200可以包括第一至第四时钟电路1210至1240。第一至第四时钟电路1210至1240中的每一个可以包括开关sw1、/sw2、sw3和/sw4以及反相器inv1和inv2。
113.第一至第四时钟电路1210至1240中的每一个的开关sw1、/sw2和sw3以及反相器inv1和inv2类似于图5c的第一至第四时钟电路1110至1140中的每一个的开关sw1、/sw2和sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。
114.与图5c的第一至第四时钟电路1110至1140不同，第一至第四时钟电路1210至1240中的每一个还可以包括连接在第一节点n1与电源节点之间的第四开关/sw4。电源节点可以是被提供电源电压vdd的节点。电源电压vdd可以是与第一逻辑状态(例如，逻辑高电平)对应的电压。第四开关/sw4可以用于稳定地保持第一节点n1的电压。第四开关/sw4可以响应于施加到第二输入节点ni2的输入时钟的第二逻辑状态进行操作。
115.在示例实施例中，第一时钟电路1210的第四开关/sw4可以连接在第一节点nl与电源节点之间，并且可以响应于第二输入节点ni2上的第一输入时钟iclk1的第二逻辑状态进行操作。
116.例如，第四开关/sw4可以在第一输入时钟iclk1具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被接通，并且可以在第一输入时钟iclk1具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被关断，但是本公开不限于此。
117.如上所述，根据本公开的实施例，在第一输入时钟iclk1具有第二逻辑状态的时间间隔中，第四开关/sw4可以将电源电压vdd提供到第一节点n1，因此，可以在特定时间间隔(例如，图5b的tp3和tp4)中稳定地保持第一节点n1的电压。
118.图7是详细示出根据本公开的实施例的时钟转换电路1300的框图。参考图7，时钟
转换电路1300可以包括第一至第四时钟电路1310至1340。第二至第四时钟电路1320至1340的结构可以类似于第一时钟电路1310的结构。为了简化说明，将省略第二至第四时钟电路1320至1340的详细结构。
119.第一时钟电路1310与图5a的第一时钟电路1110的不同之处可以在于，第一、第二和第三开关sw1、sw2和sw3用晶体管实现，并且第一时钟电路1310还基于第三和第四输入时钟iclk3和iclk4进行操作。第三输入时钟iclk3的相位可以相对于第一输入时钟iclk1的相位延迟多达180度。第四输入时钟iclk4的相位可以相对于第一输入时钟iclk1的相位延迟多达270度。
120.第一时钟电路1310可以包括第一开关sw1、第二开关sw2、第三开关sw3、第一反相器inv1和第二反相器inv2。反相器inv1和inv2类似于图5a的第一时钟电路1110的反相器inv1和inv2，因此，将省略附加描述以避免重复。
121.在示例实施例中，可以用传输门实现第一开关sw1，该传输门连接在第一输入节点ni1与第一节点n1之间并且被配置为基于第一输入时钟iclk1和第三输入时钟iclk3进行操作。传输门可以是包括并联连接的nmos晶体管和pmos晶体管以用于控制输入节点与输出节点之间的连接的目的的开关元件。
122.例如，第一开关sw1可以包括第一nmos晶体管，该第一nmos晶体管连接在第一输入节点ni1和第一节点n1之间，并被配置为响应于第一输入时钟iclk1进行操作。第一开关sw1还可以包括第一pmos晶体管，该第一pmos晶体管连接在第一输入节点ni1与第一节点n1之间，并被配置为响应于第三输入时钟iclk3进行操作。通过包括并联连接的第一nmos晶体管和第一pmos晶体管，可以增强第一开关sw1的强度。
123.在示例实施例中，第二开关sw2可以用传输门实现，该传输门连接在第二输入节点ni2与第二节点n2之间并且被配置为基于第二输入时钟iclk2和第四输入时钟iclk4进行操作。
124.例如，第二开关sw2可以包括第二nmos晶体管，该第二nmos晶体管连接在第二输入节点ni2与第二节点n2之间，并被配置为响应于第四输入时钟iclk4进行操作。第二开关sw2还可以包括第二pmos晶体管，该第二pmos晶体管连接在第二输入节点ni2与第二节点n2之间，并被配置为响应于第二输入时钟iclk2进行操作。通过包括并联连接的第二nmos晶体管和第二pmos晶体管，可以增强第二开关sw2的强度。
125.在示例实施例中，第三开关sw3可以包括第三nmos晶体管，该第三nmos晶体管连接在第二节点n2与接地节点之间，并被配置为响应于第二输入时钟iclk2进行操作。接地节点可以是被提供接地gnd的节点。
126.如上所述，根据本公开的实施例，可以提供包括其强度被增强的第一开关sw1和第二开关sw2的时钟转换电路1300。
127.图8是详细示出根据本公开的实施例的时钟转换电路1400的框图。参考图8，时钟转换电路1400可以包括第一至第四时钟电路1410至1440。第二至第四时钟电路1420至1440的结构可以类似于第一时钟电路1410的结构。为了简化说明，将省略第二至第四时钟电路1420至1440的详细结构。
128.第一时钟电路1410可以包括第一开关sw1、第二开关sw2、第三开关sw3、第四开关sw4、第一反相器inv1和第二反相器inv2。开关sw1至sw3以及反相器inv1和inv2类似于图7
的开关sw1至sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。
129.在示例实施例中，第四开关sw4可以包括第三pmos晶体管，该第三pmos晶体管连接在第一节点n1和电源节点之间，并被配置为响应于第一输入时钟iclk1进行操作。电源节点可以是被提供电源电压vdd的节点。第一节点n1的电压可以由第四开关sw4的第三pmos晶体管稳定地保持。
130.图9是详细示出根据本公开的实施例的包括锁存反相器(latch inverter)linv1和linv2的时钟转换电路1500的框图。参考图9，时钟转换电路1500可以包括第一至第四时钟电路1510至1540。第二至第四时钟电路1520至1540的结构可以类似于第一时钟电路1510的结构。为了简化说明，将省略第二至第四时钟电路1520至1540的详细结构。
131.第一时钟电路1510可以包括开关sw1、/sw2和sw3、反相器inv1和inv2以及锁存反相器linv1和linv2。开关sw1、/sw2和sw3以及反相器inv1和inv2类似于图5a的开关sw1、/sw2和sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。
132.第一锁存反相器linv1可以连接在第一节点n1与第二节点n2之间。第一锁存反相器linv1可以将第一节点n1的电压反相，并且可以将反相电压输出到第二节点n2。第二节点n2的电压可以通过第一锁存反相器linv1稳定地保持。
133.第二锁存反相器linv2可以连接在第一节点n1与第二节点n2之间。第二锁存反相器linv2可以将第二节点n2的电压反相，并且可以将反相电压输出到第一节点n1。第一节点n1的电压可以通过第二锁存反相器linv2稳定地保持。
134.图10是详细示出根据本公开的实施例的包括缓冲器bf1和bf2的时钟转换电路1600的框图。参考图10，时钟转换电路1600可以包括第一至第四时钟电路1610至1640。第二至第四时钟电路1620至1640的结构可以类似于第一时钟电路1610的结构。为了简化说明，将省略第二至第四时钟电路1620至1640的详细结构。
135.第一时钟电路1610可以包括开关sw1、/sw2和sw3、n个第一缓冲器bf1和m个第二缓冲器bf2。在此，“n”和“m”是自然数。开关sw1、/sw2和sw3类似于图5a的开关sw1、/sw2和sw3，因此，将省略附加描述以避免重复。
136.第一时钟电路1610可以在第一节点n1与第一输出节点no1之间包括n个第一缓冲器bf1。第一缓冲器bf1可以是将输入端子的电压传送到输出端子的模块或电路。与图9的第一反相器inv1不同，第一缓冲器bf1可以是在保持逻辑状态(例如，不反相)的情况下传送电压的模块或电路。
137.第一时钟电路1610可以在第二节点n2与第二输出节点no2之间包括m个第二缓冲器bf2。第二缓冲器bf2可以是在保持逻辑状态的情况下将输入端子的电压传送到输出端子的模块或电路。
138.在示例实施例中，与图5a的第一时钟电路1110不同，第一时钟电路1610可以在第一输出节点no1处生成第一反相输出时钟oclk1b，并且可以在第二输出节点no2处生成第一输出时钟oclk1。例如，由于n个第一缓冲器bf1不反相地传送第一节点n1的电压，所以可以在第一输出节点no1处生成第一反相输出时钟oclk1b。另外，由于m个第二缓冲器bf2不反相地传送第二节点n2的电压，所以可以在第二输出节点no2处生成第一输出时钟oclk1。
139.在示例实施例中，可以用串联连接的两个反相器实现缓冲器。例如，可以用串联连接的两个第一反相器inv1来实现n个第一缓冲器bf1中的一个。可以用串联连接的两个第二
反相器inv2来实现m个第二缓冲器bf2中的一个。
140.在示例实施例中，“n”和“m”可以相等。由于连接在第一节点n1与第一输出节点no1之间的第一缓冲器bf1的数量等于连接在第二节点n2与第二输出节点no2之间的第二缓冲器bf2的数量，所以可以抑制第一输出时钟oclk1与第一反相输出时钟oclk1b之间的偏斜。
141.在示例实施例中，即使“n”和“m”不同，但是n个第一缓冲器bf1将第一节点n1的电压传送到第一输出节点no1的第一时间间隔可以等于m个第二缓冲器bf2将第二节点n2的电压传送到第二输出节点no2的时间间隔。例如，本公开不限于“n”和“m”相等的情况，并且包括第一输出时钟oclk1被对应的输出级(例如，反相器和/或缓冲器)延迟的延迟时间等于第一反向输出时钟oclk1b被对应的输出级(例如，反相器和/或缓冲器)延迟的延迟时间的情况。
142.在示例实施例中，与图10所示示例不同，第一时钟电路1610可以包括串联连接在第一节点n1与第一输出节点no1之间的n个第一反相器inv1，而不是串联连接在其间的n个第一缓冲器bf1。此外，第一时钟电路1610可以包括串联连接在第二节点n2与第二输出节点no2之间的m个第二反相器inv2，而不是串联连接在其间的m个第二缓冲器bf2。
143.在这种情况下，与n个第一反相器inv1的延迟对应的第一时间间隔可以等于与m个第二反相器inv2的延迟对应的第二时间间隔。例如，当“n”和“m”相等且“n”为奇数时，可以在第一输出节点no1处生成第一输出时钟oclk1，并且可以在第二输出节点no2处生成第一反相输出时钟oclk1b。例如，当“n”和“m”相等并且“n”为偶数时，可以在第一输出节点no1处生成第一反相输出时钟oclk1b，并且可以在第二输出节点no2处生成第一输出时钟oclk1。
144.图11是详细示出根据本公开的实施例的时钟转换电路1700的框图。参考图11，时钟转换电路1700可以包括第一至第四时钟电路1710至1740。第二至第四时钟电路1720至1740的结构可以类似于第一时钟电路1710的结构。为了简化说明，将省略第二至第四时钟电路1720至1740的详细结构。
145.第一时钟电路1710可以包括开关sw1、/sw2和sw3。开关sw1、/sw2和sw3类似于图5a的开关sw1、/sw2和sw3，因此，将省略附加描述以避免重复。与图5a的第一时钟电路1110不同，第一时钟电路1710可以不包括第一反相器inv1和第二反相器inv2。例如，在第一时钟电路1710中，第一节点n1可以被短路到第一输出节点no1，并且第二节点n2可以被短路到第二输出节点no2。
146.由于省略了第一反相器inv1和第二反相器inv2，因此可以减小包括第一时钟电路1710的半导体芯片的面积。另外，可以减少第一时钟电路1710的功耗。
147.图12a是详细示出根据本公开的实施例的时钟转换电路2100的框图。与基于上升沿进行操作的时钟转换电路1100(参考图5a)不同，时钟转换电路2100可以基于下降沿进行操作。参考图12a，时钟转换电路2100可以包括第一至第四时钟电路2110至2140。第一时钟电路2110可以基于第一输入时钟iclk1和第二输入时钟iclk2生成第一输出时钟oclk1和第一反相输出时钟oclk1b。将参考图12c更全面地描述第二至第四时钟电路2120至2140的结构。
148.第一时钟电路2110可以包括第一开关sw1、第二开关/sw2、第三开关/sw3、第一反相器inv1和第二反相器inv2。第一反相器inv1和第二反相器inv2类似于图5a的第一反相器inv1和第二反相器inv2，因此，将省略附加描述以避免重复。
149.第一时钟电路2110可以通过第一输入节点ni1接收第一输入时钟iclk1。第一时钟电路2110可以通过第二输入节点ni2接收第二输入时钟iclk2。第一时钟电路2110可以通过第一输出节点no1输出第一输出时钟oclk1。第一时钟电路2110可以通过第二输出节点no2输出第一反相输出时钟oclk1b。
150.第一开关sw1可以连接在第一输入节点ni1与第一节点n1之间。第一开关sw1可以响应于第二输入节点ni2上的第二输入时钟iclk2的第一逻辑状态进行操作。
151.例如，第一开关sw1可以在第二输入时钟iclk2具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被接通，并且可以在第二输入时钟iclk2具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被关断，但是本公开不限于此。
152.第二开关/sw2可以连接在第二输入节点ni2与第二节点n2之间。第二开关/sw2可以响应于第一输入节点ni1上的第一输入时钟iclk1的第二逻辑状态进行操作。
153.例如，第二开关/sw2可以在第一输入时钟iclk1具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被接通，并且可以在第一输入时钟iclk1具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被关断，但是本公开不限于此。
154.第三开关/sw3可以连接在第一节点n1与电源节点之间。电源节点可以是被提供电源电压vdd的节点。第三开关/sw3可以响应于第二输入时钟iclk2的第二逻辑状态进行操作。
155.例如，第三开关/sw3可以在第二输入时钟iclk2具有第二逻辑状态(例如，逻辑低电平)的时间间隔中被接通，并且可以在第二输入时钟iclk2具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被关断，但是本公开不限于此。
156.如上所述，根据本公开的实施例，与基于相同类型的上升沿进行操作的图5a的时钟转换电路1100不同，提供了基于相同类型的下降沿生成第一输出时钟oclk1和第一反相输出时钟oclk1b的时钟转换电路2100。将参考图12b描述时钟转换电路2100的第一时钟电路2110生成第一输出时钟oclk1和第一反相输出时钟oclk1b的过程。
157.图12b是示出图12a的时钟转换电路的输入时钟和输出时钟的图表。在图12b中示出了第一输入时钟iclk1的波形、第二输入时钟iclk2的波形、第一输出时钟oclk1的波形以及第一反相输出时钟oclk1b的波形。在图12b的图表中，横向表示时间，而纵向表示逻辑状态。
158.第一输入时钟iclk1可以具有周期tp。周期tp可以包括第一至第四时间间隔tp1至tp4。第二输入时钟iclk2的相位可以相对于第一输入时钟iclk1的相位延迟多达90度。除了图5b和12b的图表的时间间隔不同之外，第一和第二输入时钟iclk1和iclk2可以类似于图5b的第一和第二输入时钟iclk1和iclk2。
159.在示例实施例中，第一节点n1处的电压波形可以类似于第一反相输出时钟oclk1b的电压波形。第一节点n1处的电压波形可以基于第一输入时钟iclk1的下降沿和第二输入时钟iclk2的下降沿。
160.例如，在第一时间间隔tp1中，第一开关sw1可以被接通，第一输入时钟iclk1可以具有第一逻辑状态，并且第三开关/sw3可以被关断。在这种情况下，第一节点n1可以具有与第一逻辑状态对应的电压。在第二时间间隔tp2中，第一开关sw1可以被接通，第一输入时钟iclk1可以具有第二逻辑状态，并且第三开关/sw3可以被关断。在这种情况下，第一节点n1
可以具有与第二逻辑状态对应的电压。在第三时间间隔tp3和第四时间间隔tp4中，因为通过由具有第二逻辑状态的第二输入时钟iclk2而被接通的第三开关/sw3将电源电压vdd提供到第一节点n1，所以第一节点n1可以具有与第一逻辑状态对应的电压。
161.在示例实施例中，第一反相器inv1可以基于第一节点n1的电压生成第一输出时钟oclk1。由于第一反相器inv1，第一输出时钟oclk1可以相对于第一输入时钟iclk1延迟多达时间间隔tx5。时间间隔tx5可以是从时间td1到时间td2的间隔。
162.在示例实施例中，第二节点n2处的电压波形可以类似于第一输出时钟oclk1的电压波形。第二节点n2处的电压波形可以基于第一输入时钟iclk1的下降沿和第二输入时钟iclk2的下降沿。
163.例如，因为第二开关/sw2在第一时间间隔tp1中被关断，所以第二节点n2可以保持在第一时间间隔tp1之前形成的电压。因为第一输入时钟iclk1是周期信号，所以第一时间间隔tp1之前的第二节点n2的电压可以类似于第四时间间隔tp4中第二节点n2的电压(例如，与第二逻辑状态对应的电压)。在第二时间间隔tp2中，第二开关/sw2可以被接通，并且第二输入时钟iclk2可以具有第一逻辑状态。在这种情况下，第二节点n2可以具有与第一逻辑状态对应的电压。在第三时间间隔tp3中，第二开关/sw2可以被接通，并且第二输入时钟iclk2可以具有第二逻辑状态。在这种情况下，第二节点n2可以具有与第二逻辑状态对应的电压。因为第二开关/sw2在第四时间间隔tp4中被关断，所以第二节点n2可以保持与第二逻辑状态对应的电压。
164.在示例实施例中，第二反相器inv2可以基于第二节点n2的电压生成第一反相输出时钟oclk1b。由于第二反相器inv2，第一反相输出时钟oclk1b可以相对于第一输入时钟iclk1延迟多达时间间隔tx6。时间间隔tx6可以是从时间td1到时间td2的间隔。
165.如同图5a的第一时钟电路1110，第一时钟电路2110可以以这样的方式被配置：用于第一输出时钟oclk1的反相器数量等于用于第一反相输出时钟oclk1b的反相器数量，因此，时间间隔tx6可以等于时间间隔tx5。也就是说，由于第一时钟电路2110具有对称结构，因此可以在第一时钟电路2110处抑制第一输出时钟oclk1与第一反相输出时钟oclk1b之间的偏斜。
166.如上所述，根据本公开的实施例，提供了基于相同类型的边沿生成输出时钟并且具有对称结构的第一时钟电路2110。然而，该特性也被应用于时钟转换电路2100的第二至第四时钟电路2120至2140，而不仅限于第一时钟电路2110。将参考图12c更全面地描述第二至第四时钟电路2120至2140的特性。
167.图12c是详细示出图12a的第一至第四时钟电路2110至2140的框图。在图12c中示出了包括第一至第四时钟电路2110至2140的时钟转换电路2100。第一时钟电路2110的开关sw1、/sw2和/sw3以及反相器inv1和inv2类似于图12a的第一时钟电路2110的开关sw1、/sw2和/sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。
168.参考图12c，第二至第四时钟电路2120至2140中的每一个的开关sw1、/sw2和/sw3以及反相器inv1和inv2可以类似于第一时钟电路2110的开关sw1、/sw2和/sw3以及反相器inv1和inv2。然而，第二至第四时钟电路2120至2140在提供到输入节点ni1和ni2的输入时钟以及在输出节点no1和no2处生成的输出时钟方面可以不同于第一时钟电路2110。
169.第二时钟电路2120可以通过第一输入节点nil接收第二输入时钟iclk2。第二时钟
电路2120可以通过第二输入节点ni2接收第三输入时钟iclk3。第二时钟电路2120可以基于第二输入时钟iclk2和第三输入时钟iclk3生成第二输出时钟oclk2和第二反相输出时钟oclk2b。第二时钟电路2120可以通过第一输出节点no1输出第二输出时钟oclk2。第二时钟电路2120可以通过第二输出节点no2输出第二反相输出时钟oclk2b。
170.第三时钟电路2130可以通过第一输入节点nil接收第三输入时钟iclk3。第三时钟电路2130可以通过第二输入节点ni2接收第四输入时钟iclk4。第三时钟电路2130可以基于第三输入时钟iclk3和第四输入时钟iclk4生成第三输出时钟oclk3和第三反相输出时钟oclk3b。第三时钟电路2130可以通过第一输出节点no1输出第三输出时钟oclk3。第三时钟电路2130可以通过第二输出节点no2输出第三反相输出时钟oclk3b。
171.第四时钟电路2140可以通过第一输入节点nil接收第四输入时钟iclk4。第四时钟电路2140可以通过第二输入节点ni2接收第一输入时钟iclk1。第四时钟电路2140可以基于第四输入时钟iclk4和第一输入时钟iclk1生成第四输出时钟oclk4和第四反相输出时钟oclk4b。第四时钟电路2140可以通过第一输出节点no1输出第四输出时钟oclk4。第四时钟电路2140可以通过第二输出节点no2输出第四反相输出时钟oclk4b。
172.在示例实施例中，在时钟转换电路2100中，用于接收相同输入时钟的节点可以用一个节点实现。例如，第一时钟电路2110的第二输入节点ni2可以是第二时钟电路2120的第一输入节点ni1。第二时钟电路2120的第二输入节点ni2可以是第三时钟电路2130的第一输入节点ni1。第三时钟电路2130的第二输入节点ni2可以是第四时钟电路2140的第一输入节点ni1。第四时钟电路2140的第二输入节点ni2可以是第一时钟电路2110的第一输入节点ni1。
173.如上所述，根据本公开的实施例，提供了基于相同类型的边沿生成输出时钟，并且包括均具有对称结构的第一至第四时钟电路2110至2140的时钟转换电路2100。与基于上升沿进行操作的时钟转换电路1100(参考图5c)不同，时钟转换电路2100可以基于下降沿进行操作。
174.图13是详细示出根据本公开的实施例的时钟转换电路2200的框图。参考图13，时钟转换电路2200可以包括第一至第四时钟电路2210至2240。第一至第四时钟电路2210至2240中的每一个可以包括开关sw1、/sw2、/sw3和sw4以及反相器inv1和inv2。
175.参考图13，第一至第四时钟电路2210至2240中的每一个的开关sw1、/sw2和/sw3以及反相器inv1和inv2类似于图12c的第一至第四时钟电路2110至2140中的每一个的开关sw1、/sw2和/sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。
176.与图12c的第一至第四时钟电路2110至2140不同，第一至第四时钟电路2210至2240中的每一个还可以包括连接在第二节点n2与接地节点之间的第四开关sw4。接地节点可以是被提供接地gnd的节点。第四开关sw4可以用于稳定地保持第二节点n2的电压。第四开关sw4可以响应于施加到第一输入节点ni1的输入时钟的第一逻辑状态进行操作。
177.在示例实施例中，第一时钟电路2210的第四开关sw4可以连接在第二节点n2与接地节点之间，并且可以响应于第一输入节点ni1上的第一输入时钟iclk1的第一逻辑状态进行操作。
178.例如，第四开关sw4可以在第一输入时钟iclk1具有第一逻辑状态(例如，逻辑高电平)的时间间隔中被接通，并且可以在第一输入时钟iclk1具有第二逻辑状态(例如，逻辑低
电平)的时间间隔中被关断，但是本公开不限于此。
179.如上所述，根据本公开的实施例，在第一输入时钟iclk1具有第一逻辑状态的时间间隔中，第四开关sw4可以将接地gnd提供到第二节点n2，因此，第二节点n2的电压可以在特定时间间隔(例如，图12b的tp1和tp4)中稳定地保持。
180.图14是详细示出根据本公开的实施例的时钟转换电路2300的框图。参考图14，时钟转换电路2300可以包括第一至第四时钟电路2310至2340。第二至第四时钟电路2320至2340的结构可以类似于第一时钟电路2310的结构。为了简化说明，将省略第二至第四时钟电路2320至2340的详细结构。
181.第一时钟电路2310与图12a的第一时钟电路2110的不同之处可以在于，第一、第二和第三开关sw1、sw2和sw3用晶体管实现，并且第一时钟电路2310还基于第三和第四输入时钟iclk3和iclk4进行操作。
182.第一时钟电路2310可以包括第一开关sw1、第二开关sw2、第三开关sw3、第一反相器inv1和第二反相器inv2。反相器inv1和inv2类似于图12a的第一时钟电路2110的反相器inv1和inv2，因此，将省略附加描述以避免重复。
183.在示例实施例中，可以用传输门实现第一开关sw1，该传输门连接在第一输入节点ni1与第一节点n1之间并且被配置为基于第二输入时钟iclk2和第四输入时钟iclk4进行操作。
184.例如，第一开关sw1可以包括第一nmos晶体管，该第一nmos晶体管连接在第一输入节点ni1与第一节点n1之间，并被配置为响应于第二输入时钟iclk2进行操作。第一开关sw1还可以包括第一pmos晶体管，该第一pmos晶体管连接在第一输入节点ni1与第一节点n1之间并且被配置为响应于第四输入时钟iclk4进行操作。通过包括并联连接的第一nmos晶体管和第一pmos晶体管，可以增强第一开关sw1的强度。
185.在示例实施例中，第二开关sw2可以用传输门来实现，该传输门连接在第二输入节点ni2与第二节点n2之间并且被配置为基于第一输入时钟iclk1和第三输入时钟iclk3进行操作。
186.例如，第二开关sw2可以包括第二nmos晶体管，该第二nmos晶体管连接在第二输入节点ni2与第二节点n2之间，并被配置为响应于第三输入时钟iclk3进行操作。第二开关sw2还可以包括第二pmos晶体管，该第二pmos晶体管连接在第二输入节点ni2与第二节点n2之间并且被配置为响应于第一输入时钟iclk1进行操作。通过包括并联连接的第二nmos晶体管和第二pmos晶体管，可以增强第二开关sw2的强度。
187.在示例实施例中，第三开关sw3可以包括第三pmos晶体管，该第三pmos晶体管连接在第一节点n1与电源节点之间，并被配置为响应于第二输入时钟iclk2进行操作。电源节点可以是被提供电源电压vdd的节点。
188.如上所述，根据本公开的实施例，可以提供包括其强度被增强的第一开关sw1和第二开关sw2的时钟转换电路2300。
189.图15是详细示出根据本公开的实施例的时钟转换电路2400的框图。参考图15，时钟转换电路2400可以包括第一至第四时钟电路2410至2440。第二至第四时钟电路2420至2440的结构可以类似于第一时钟电路2410的结构。为了简化说明，将省略第二至第四时钟电路2420至2440的详细结构。
190.第一时钟电路2410可以包括第一开关sw1、第二开关sw2、第三开关sw3、第四开关sw4、第一反相器inv1和第二反相器inv2。开关sw1至sw3以及反相器inv1和inv2类似于图14的开关sw1至sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。
191.在示例实施例中，第四开关sw4可以包括第三nmos晶体管，该第三nmos晶体管连接在第二节点n2与接地节点之间，并被配置为响应于第一输入时钟iclk1进行操作。接地节点可以是被提供接地gnd的节点。第二节点n2的电压可以由第四开关sw4的第三nmos晶体管稳定地保持。
192.图16是详细示出根据本公开的实施例的包括锁存反相器linv1和linv2的时钟转换电路2500的框图。参考图16，时钟转换电路2500可以包括第一至第四时钟电路2510至2540。第二至第四时钟电路2520至2540的结构可以类似于第一时钟电路2510的结构。为了简化说明，将省略第二至第四时钟电路2520至2540的详细结构。
193.第一时钟电路2510可以包括开关sw1、/sw2和/sw3、反相器inv1和inv2以及锁存反相器linv1和linv2。开关sw1、/sw2和/sw3以及反相器inv1和inv2类似于图12a的开关sw1、/sw2和/sw3以及反相器inv1和inv2，因此，将省略附加描述以避免重复。锁存反相器linv1和linv2类似于图9的锁存反相器linv1和linv2，因此，将省略附加描述以避免重复。
194.根据本公开的实施例，可以提供时钟转换电路2500，其中，通过第一锁存反相器linv1稳定地保持第二节点n2的电压并且通过第二锁存反相器linv2稳定地保持第一节点n1的电压。
195.图17是详细示出根据本公开的实施例的包括缓冲器bf1和bf2的时钟转换电路2600的框图。参考图17，时钟转换电路2600可以包括第一至第四时钟电路2610至2640。第二至第四时钟电路2620至2640的结构可以类似于第一时钟电路2610的结构。为了简化说明，将省略第二至第四时钟电路2620至2640的详细结构。
196.第一时钟电路2610可以包括开关sw1、/sw2和/sw3、n个第一缓冲器bf1和m个第二缓冲器bf2。在此，“n”和“m”是自然数。开关sw1、/sw2和/sw3类似于图12a的开关sw1、/sw2和/sw3，因此，将省略附加描述以避免重复。n个第一缓冲器bf1和m个第二缓冲器bf2类似于图10的n个第一缓冲器bf1和m个第二缓冲器bf2，因此，将省略附加描述以避免重复。
197.图18是详细示出根据本公开的实施例的时钟转换电路2700的框图。参考图18，时钟转换电路2700可以包括第一至第四时钟电路2710至2740。第二至第四时钟电路2720至2740的结构可以类似于第一时钟电路2710的结构。为了简化说明，将省略第二至第四时钟电路2720至2740的详细结构。
198.第一时钟电路2710可以包括开关sw1、/sw2和/sw3。开关sw1、/sw2和/sw3类似于图12a的开关sw1、/sw2和/sw3，因此，将省略附加描述以避免重复。与图12a的第一时钟电路2110不同，第一时钟电路2710可以不包括第一反相器inv1和第二反相器inv2。例如，在第一时钟电路2710中，第一节点n1可以被短路到第一输出节点no1，并且第二节点n2可以被短路到第二输出节点no2。
199.如在图11的第一时钟电路1710中一样，由于省略了第一反相器inv1和第二反相器inv2，所以可以减小包括第一时钟电路2710的半导体芯片的面积。另外，可以减小第一时钟电路2710的功耗。
200.图19是示出根据本公开的实施例的存储器系统10的框图。参考图19，存储器系统
10可以包括存储器控制器11和存储器设备20。存储器控制器11可以向存储器设备20发送参考时钟rclk、地址addr和命令cmd，以用于将数据存储在存储器设备20中或读取存储在存储器设备20中的数据的目的。
201.在示例实施例中，地址addr可以包括行地址ra和列地址ca。命令cmd可以包括有效命令(active command)、写入命令、读取命令或预充电命令(precharge command)。然而，本公开不限于此。例如，地址addr可以包括各种形式的地址，并且命令cmd可以包括各种形式的命令。
202.在存储器控制器11的控制下，存储器设备20可以存储从存储器控制器11接收的数据，或者可以将存储在其中的数据发送到存储器控制器11。
203.在示例实施例中，存储器设备20可以是动态随机存取存储器(dram)，并且存储器控制器11和存储器设备20可以基于双倍数据速率(ddr)接口彼此通信。然而，本公开不限于此。例如，存储器设备20可以是各种存储器设备中的一种，诸如静态随机存取存储器(sram)、同步dram(sdram)、磁ram(mram)、铁电ram(fram)、电阻式ram(reram)和相变ram(pram)，并且存储器控制器11和存储器设备20可以基于各种接口中的一种彼此通信，诸如低功率ddr(lpddr)、通用串行总线(usb)、模块化多级转换器(mmc)、外围组件互连(pci)、快速pci(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型标准(小型/系统)设备接口(esdi)和集成驱动电子设备(ide)。
204.存储器设备20可以包括时钟转换电路。时钟转换电路可以包括多个时钟电路。在示例实施例中，存储器设备20的时钟转换电路可以基于参考时钟rclk生成具有不同相位的第一至第四输入时钟iclk1至iclk4。时钟转换电路可以基于第一至第四输入时钟iclk1至iclk4生成第一至第四输出时钟oclk1至oclk4以及第一至第四反相输出时钟oclk1b至oclk4b。第一至第四输出时钟oclk1至oclk4可以是具有比第一至第四输入时钟iclk1至iclk4的占空比小的占空比的时钟信号。在示例实施例中，存储器设备20的时钟转换电路可以是在上面参考图5a、6、7、8、9、10、11、12a、13、14、15、16、17和18进行描述的时钟转换电路1100、1200、1300、1400、1500、1600、1700、2100、2200、2300、2400、2500、2600和2700之一。
205.图20是详细示出根据示例实施例的图19的存储器设备20的框图。参考图19和20，存储器设备20可以包括时钟生成器21、存储器单元阵列22、命令解码器23、控制逻辑电路24、感测放大器和写驱动器25以及输入/输出(i/o)电路26。
206.时钟生成器21可以包括输入时钟生成器icg和时钟转换电路。输入时钟生成器icg可以基于参考时钟rclk生成第一至第四输入时钟iclk1至iclk4。时钟转换电路可以包括多个时钟电路。例如，时钟转换电路可以包括第一至第四时钟电路。时钟转换电路的多个时钟电路可以基于第一至第四输入时钟iclk1至iclk4生成第一至第四输出时钟oclk1至oclk4以及第一至第四反相输出时钟oclk1b至oclk4b。
207.存储器单元阵列22可以包括多个存储器单元。多个存储器单元可以连接到字线和位线。字线可以连接到x解码器x-dec，并且位线可以连接到y解码器y-dec。
208.控制逻辑电路24可以基于来自命令解码器23的解码结果来控制存储器设备20的组件。例如，在命令解码器23的解码结果指示接收的命令cmd是在有效命令的情况下，控制逻辑电路24可以控制x解码器x-dec，使得与和有效命令一起接收的行地址ra对应的字线被启用。在这种情况下，可以将存储在与启用的字线连接的存储器单元中的第一至第四数据
d1至d4设置到感测放大器和写驱动器25。在命令解码器23的解码结果指示接收的命令cmd是读取命令的情况下，控制逻辑电路24可以允许感测放大器和写驱动器25从与和读取命令一起接收的列地址ca对应的位线感测第一至第四数据d1至d4。
209.输入/输出电路26可以包括多路复用器mux和驱动器drv。输入/输出电路26可以基于第一至第四数据d1至d4、第一至第四输出时钟oclk1至oclk4以及第一至第四反相输出时钟oclk1b至oclk4b生成数据信号。将参考图21和22描述输入/输出电路26的结构和特性。
210.图21是详细示出根据示例实施例的图20的输入/输出(i/o)电路26的电路图。参考图21，输入/输出电路26可以包括多路复用器mux和驱动器drv。多路复用器mux可以包括并联连接在用于接收第一数据d1的节点和驱动器drv之间的第一mux nmos晶体管和第一mux pmos晶体管。第一mux nmos晶体管可以响应于第一输出时钟oclk1进行操作。第一mux pmos晶体管可以响应于第一反相输出时钟oclk1b进行操作。
211.多路复用器mux还可以包括并联连接在用于接收第二数据d2的节点和驱动器drv之间的第二mux nmos晶体管和第二mux pmos晶体管。第二mux nmos晶体管可以响应于第二输出时钟oclk2进行操作。第二mux pmos晶体管可以响应于第二反相输出时钟oclk2b进行操作。
212.多路复用器mux还可以包括并联连接在用于接收第三数据d3的节点和驱动器drv之间的第三mux nmos晶体管和第三mux pmos晶体管。第三mux nmos晶体管可以响应于第三输出时钟oclk3进行操作。第三mux pmos晶体管可以响应于第三反相输出时钟oclk3b进行操作。
213.多路复用器mux还可以包括并联连接在用于接收第四数据d4的节点与驱动器drv之间的第四mux nmos晶体管和第四mux pmos晶体管。第四mux nmos晶体管可以响应于第四输出时钟oclk4进行操作。第四mux pmos晶体管可以响应于第四反相输出时钟oclk4b进行操作。
214.驱动器drv可以连接在多路复用器mux与dq焊盘之间。dq焊盘可以是在其处生成数据信号的焊盘。驱动器drv可以对于相应的时间间隔基于从多路复用器mux提供的第一至第四数据d1至d4在dq焊盘处生成数据信号。
215.图22是示出根据示例实施例的在图21的dq焊盘处生成的数据信号的图表。在图22中示出了第一输入时钟iclk1的波形、第一至第四输出时钟oclk1至oclk4的波形以及dq焊盘的数据信号的波形。在图22的图表中，横向表示时间，而纵向表示逻辑状态或数据。
216.第一输入时钟iclk1可以具有周期tp和占空比dy1。第一输出时钟oclk1可以具有周期tp和占空比dy2。占空比dy2可以比占空比dy1小。例如，占空比dy1可以为50％，而占空比dy2可以为25％。第二至第四输出时钟oclk2至oclk4可以是相对于第一输出时钟oclk1的相位分别延迟多达90度、180度和270度的信号。
217.在示例实施例中，输入/输出电路26可以基于第一至第四输出时钟oclk1至oclk4以及第一至第四数据d1至d4生成dq焊盘的数据信号。例如，周期tp可以包括第一至第四时间间隔tp1至tp4。第一至第四时间间隔tp1至tp4可以分别与第一至第四输出时钟oclk1至oclk4对应。输入/输出电路26可以基于第一至第四输出时钟oclk1至oclk4和第一至第四数据d1至d4生成数据信号，该数据信号包括在第一时间间隔tp1中的第一数据d1，包括在第二时间间隔tp2中的第二数据d2，包括在第三时间间隔tp3中的第三数据d3，并且包括在第四
时间间隔tp4中的第四数据d4。
218.图23是示出根据本公开的实施例的存储器模块30的框图。参考图23，存储器模块30可以包括寄存器时钟驱动器31、多个dram 32a至32h以及多个数据缓冲器db。
219.寄存器时钟驱动器31可以从外部设备(例如，主机或存储器控制器)接收参考时钟rclk、地址addr和命令cmd。寄存器时钟驱动器31可以包括时钟转换电路。该时钟转换电路的特性和结构类似于图19的存储器设备20的时钟转换电路的特性和结构，因此，将省略附加描述以避免重复。例如，寄存器时钟驱动器31的时钟转换电路可以是在上面参考图5a、6、7、8、9、10、11、12a、13、14、15、16、17和18进行描述的时钟转换电路1100、1200、1300、1400、1500、1600、1700、2100、2200、2300、2400、2500、2600和2700之一。基于接收的信号rclk、addr和cmd，寄存器时钟驱动器31可以将地址addr和命令cmd传送到多个dram 32a至32h，并且可以控制多个数据缓冲器db。
220.多个dram 32a至32h可以分别连接到对应的数据缓冲器db。多个dram 32a至32h中的每一个可以将存储在其中的数据提供到对应的数据缓冲器db，或者可以被提供来自对应的数据缓冲器db的数据。多个数据缓冲器db中的每一个可以通过对应的dq焊盘与外部设备(例如，主机或存储器控制器)交换数据信号。
221.图24是示出根据本公开的实施例的电子系统40的框图。参考图24，可以以便携式通信终端、个人数字助理(pda)、便携式多媒体播放器(pmp)、智能电话或可穿戴设备的形式来实现电子系统40。替代地，可以以诸如个人计算机、服务器、工作站或笔记本计算机的计算系统的形式来实现电子系统40。
222.电子系统40可以包括应用处理器41(或中央处理单元)、显示器42和图像传感器43。应用处理器41可以包括digrf主设备(master)41a、物理层41b、显示器串行接口(display serial interface，dsi)主机41c和相机串行接口(camera serial interface，csi)主机41d。
223.dsi主机41c可以通过dsi与显示器42的dsi设备42a通信。在示例实施例中，可以在dsi主机41c中实现光串行器(optical serializer)ser。光解串器(optical deserializer)des可以在dsi设备42a中实现。
224.csi主机41d可以通过csi与图像传感器43的csi设备43a通信。在示例实施例中，可以在csi主机41d中实现光解串器des。可以在csi设备43a中实现光串行器ser。
225.电子系统40还可以包括用于与应用处理器41通信的射频(rf)芯片44。rf芯片44可以包括物理层44a、digrf从设备(slave)44b和天线44c。在示例实施例中，rf芯片44的物理层44a和应用处理器41的物理层41b可以通过mipi digrf接口彼此交换数据。
226.电子系统40还可以包括用于处理位置信息的全球定位系统(gps)设备45。电子系统40还可以包括用于管理外围设备之间的连接的桥接芯片46。电子系统40可以通过微波接入的全球互操作性(wimax)47a、无线局域网(wlan)47b和超宽带(uwb)47c与外部系统通信。电子系统40还可以包括扬声器48a和麦克风48b，用于处理语音信息的目的。电子系统40还可以包括用于存储应用处理器41的数据的嵌入式/卡存储装置48c。
227.电子系统40还可以包括时钟转换电路49，该时钟转换电路49生成将用于应用处理器41的数据处理的时钟信号。时钟转换电路49可以类似于图19的存储器设备20的时钟转换电路。在示例实施例中，时钟转换电路49可以是在上面参考图5a、6、7、8、9、10、11、12a、13、
14、15、16、17和18进行描述的时钟转换电路1100、1200、1300、1400、1500、1600、1700、2100、2200、2300、2400、2500、2600和2700之一。
228.根据本公开，通过匹配用于占空比转换的输入时钟的边沿类型并设计具有对称结构的输出级，提供了对偏斜和占空比误差具有稳健性的时钟转换电路。
229.此外，通过添加锁存反相器来提供对外部噪声具有稳健性的时钟转换电路。另外，通过去除不必要的反相器来提供功耗和芯片面积减小的时钟转换电路。
230.尽管已经参考本公开的示例实施例描述了本公开，但是对于本领域普通技术人员将显而易见的是，在不脱离在随附的权利要求书中阐述的本公开的精神和范围的情况下，可以对其进行各种更改和修改。