存储系统的制作方法

存储系统
1.相关申请的交叉引用
2.本技术要求于2020年10月20日在韩国知识产权局提交的标题为“storage system”的韩国专利申请no.10-2020-0135852的优先权，该专利申请的公开内容通过引用整体并入本文。
技术领域
3.实施例涉及存储系统。


背景技术：

4.当使用时钟信号提供数据时，确保用于使用时钟信号生成的切换(toggle)信号的数据有效窗口非常重要。
5.根据当前以高速传输大量数据的趋势，正在研究增加切换信号的切换频率。


技术实现要素：

6.实施例涉及存储系统，所述存储系统包括：存储器控制器，所述存储器控制器提供时钟信号；缓冲器，所述缓冲器接收从所述存储器控制器输出的所述时钟信号并且重新驱动所述时钟信号，所述缓冲器包括采样器，所述采样器接收数据信号和关于所述数据信号的数据选通信号并且输出数据流；以及非易失性存储器，所述非易失性存储器包括：第一占空比校正器，所述第一占空比校正器通过所述缓冲器接收所述时钟信号并且通过对所述时钟信号执行第一占空比校正操作来输出校正的时钟信号；数据选通信号发生器，所述数据选通信号发生器基于校正的时钟信号生成所述数据选通信号并且向所述缓冲器提供所述数据选通信号。所述缓冲器可以接收从所述非易失性存储器输出的所述数据选通信号，感测输入到所述采样器的所述数据选通信号的占空比，并且可以对输入的数据选通信号的所述占空比执行第二占空比校正操作。
7.实施例还涉及存储系统，包括：存储器控制器，所述存储器控制器提供时钟信号；缓冲器，所述缓冲器从所述存储器控制器接收所述时钟信号并且重新驱动所述时钟信号；以及非易失性存储器，所述非易失性存储器包括：第一比较器，所述第一比较器感测所述时钟信号的占空比；第一逻辑，所述第一逻辑生成关于所述时钟信号的所述占空比的第一数字代码；第一占空比校正器，所述第一占空比校正器接收所述时钟信号和所述第一数字代码并且通过对所述时钟信号执行第一占空比校正操作来输出校正的时钟信号；以及数据选通信号发生器，所述数据选通信号发生器基于校正的时钟信号生成数据选通信号并且向所述缓冲器提供所述数据选通信号。所述缓冲器可以包括：第二比较器，所述第二比较器感测从所述非易失性存储器接收的所述数据选通信号的占空比；第二逻辑，所述第二逻辑生成关于所述数据选通信号的所述占空比的第二数字代码；以及第二占空比校正器，所述第二占空比校正器接收所述时钟信号和所述第二数字代码并且对所述时钟信号执行第二占空比校正操作。
8.实施例还涉及存储系统，包括：存储器控制器，所述存储器控制器提供时钟信号；缓冲器，所述缓冲器接收从所述存储器控制器输出的所述时钟信号并且重新驱动所述时钟信号；第一非易失性存储器，所述第一非易失性存储器包括：第一占空比校正器，所述第一占空比校正器通过第一通道从所述缓冲器接收所述时钟信号，并且通过对所述时钟信号执行第一占空比校正操作来输出第一校正时钟信号；以及第一数据选通信号发生器，所述第一数据选通信号发生器基于所述第一校正时钟信号生成第一数据选通信号并且向所述缓冲器提供所述第一数据选通信号；以及第二非易失性存储器，所述第二非易失性存储器包括：第二占空比校正器，所述第二占空比校正器通过与所述第一通道不同的第二通道从所述缓冲器接收所述时钟信号，并且通过对所述时钟信号执行第二占空比校正操作来输出第二校正时钟信号；以及第二数据选通信号发生器，所述第二数据选通信号发生器基于所述第二校正时钟信号生成第二数据选通信号并且向所述缓冲器提供所述第二数据选通信号。所述缓冲器可以感测通过所述第一通道从所述第一非易失性存储器接收到的所述第一数据选通信号的第一占空比，对所述第一占空比执行第三占空比校正操作，感测通过所述第二通道从所述第二非易失性存储器接收到的所述第二数据选通信号的第二占空比，以及对所述第二占空比执行第四占空比校正操作。
附图说明
9.通过参考附图详细描述示例实施例，对于本领域技术人员来说，这些特征将是容易理解的，在附图中：
10.图1是应用了根据示例实施例的存储系统的系统的框图；
11.图2示出了根据示例实施例的包括存储系统的半导体封装件；
12.图3示出了根据示例实施例的包括存储系统的另一半导体封装件；
13.图4是根据示例实施例的存储系统的框图；
14.图5示出了图4的非易失性存储器；
15.图6示出了根据示例实施例的能够被包括在非易失性存储器中的3dv-nand结构；
16.图7示出了根据示例实施例的适用于非易失性存储器的bvnand结构；
17.图8示出了根据示例实施例的存储系统；
18.图9至图16是用于说明根据示例实施例的存储系统的操作的图；
19.图17示出了根据示例实施例的存储系统；
20.图18示出了根据示例实施例的存储系统；
21.图19示出了根据示例实施例的存储系统；以及
22.图20是示出根据示例实施例的存储系统的效果的图。
具体实施方式
23.图1是应用了根据示例实施例的存储系统的系统1000的框图。
24.参考图1，图1的系统1000可以是例如移动系统，诸如便携式通信终端(移动电话)、智能手机、平板电脑、可穿戴设备、医疗保健设备或物联网(iot)设备。然而，图1的系统1000不限于移动系统，并且还可以是例如个人计算机、膝上型计算机、服务器、媒体播放器或诸如导航设备的车载设备。
25.参考图1，系统1000可以包括主处理器1100、存储器1020和存储设备1010。系统可以包括光输入设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、电源设备1470和连接接口1480。
26.主处理器1100可以控制系统1000的整体操作，例如可以控制构成系统1000的其他组件的操作。主处理器1100可以实现为通用处理器、专用处理器或应用处理器。
27.主处理器1100可以包括一个或更多个中央处理单元(cpu)核心1110，并且可以包括用于控制存储器1020和/或存储设备1010的控制器1120。根据示例实施例，主处理器1100还可以包括加速器块1130，加速器块1130是用于诸如人工智能(ai)数据操作的高速数据操作的专用电路。加速器块1130可以包括图形处理单元(gpu)、神经处理单元(npu)和/或数据处理单元(dpu)，并且可以实现为在物理上独立于主处理器1100的其他组件的单独芯片。
28.存储器1020可以用作系统1000的主存储器件，并且可以包括易失性存储器(诸如静态随机存取存储器(sram)和/或动态随机存取存储器(dram))，但也可以包括非易失性存储器(诸如闪存、相变随机存取存储器(pram)和/或电阻式随机存取存储器(rram))。存储器1020也可以在与主处理器1100相同的封装件中实现。尽管存储器1020在附图中以单数形式提供，但示例实施例不限于此，并且根据示例实施例，存储器1020也可以以复数形式提供。
29.存储设备1010可以用作不管是否被供电都能存储数据的非易失性存储设备，并且可以具有比存储器1020相对更大的存储容量。尽管存储设备1010在附图中以单数形式提供，但示例实施例不限于此，并且根据示例实施例，存储设备1010也可以以复数形式提供。
30.存储设备1010可以包括存储器控制器200、重新驱动存储器控制器200的信号的缓冲器20以及在存储器控制器200的控制下存储数据的第一非易失性存储器300-1和第二非易失性存储器300-2。第一非易失性存储器300-1和第二非易失性存储器300-2可以包括具有二维(2d)或三维(3d)结构的v-nand闪存，但也可以包括其他类型的非易失性存储器(诸如pram和/或rram)。
31.包括在系统1000中的存储设备1010可以在物理上与主处理器1100分离，或者可以在与主处理器1100相同的封装件中实现。存储设备1010可以是存储卡的形式，因此可以通过诸如下面描述的连接接口1480之类的接口可拆卸地耦接(couple)到系统1000的其他组件。存储设备1010例如可以是应用了诸如通用闪存(ufs)之类的标准协议的设备。
32.光学输入设备1410可以捕获静止图像或运动图像，并且可以是照相机、摄像机和/或网络摄像机。
33.用户输入设备1420可以从系统1000的用户接收各种类型的数据，并且可以是触摸板、键区、键盘、鼠标和/或麦克风。
34.传感器1430可以检测能够从系统1000外部获得的各种类型的物理量，并且可以将检测到的物理量转换为电信号。传感器1430可以是温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
35.通信设备1440可以根据各种通信协议向系统1000外部的其他设备发送信号和从系统1000外部的其他设备接收信号。通信设备1440可以包括天线、收发器和/或调制解调器。
36.显示器1450和扬声器1460可以分别用作向系统1000的用户输出视觉信息和音频信息的输出设备。
37.电源设备1470可以转换系统1000中内置的电池(未示出)和/或外部电源提供的电力，并且向系统1000的每个组件供电。
38.连接接口1480可以提供系统1000与连接到系统1000的外部设备之间的连接，以与系统1000交换数据。连接接口1480可以实现为各种接口，诸如高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机系统接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)、快速pci(pcie)、快速nvm(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、嵌入式通用闪存(eufs)、和紧凑型闪存(cf)卡接口。
39.图2示出了根据示例实施例的包括存储系统的半导体封装件10a。
40.参考图2，根据示例实施例的半导体封装件10a可以包括第一非易失性存储器300-1和第二非易失性存储器300-2(统称301)以及存储器控制器200。
41.第一非易失性存储器300-1、第二非易失性存储器300-2和存储器控制器200可以设置在同一基板102上。可以在基板102下形成多个外部连接端子101以接收外部电信号。
42.第一非易失性存储器300-1和/或第二非易失性存储器300-2可以从以下项中选择或者可以包括以下项：例如nand闪存、垂直nand(vnand)闪存、nor闪存、rram、pram、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、或自旋转移扭矩随机存取存储器(stt ram)。根据示例实施例，第一非易失性存储器300-1和/或第二非易失性存储器300-2可以包括3d阵列结构。
43.第一非易失性存储器300-1和第二非易失性存储器300-2可以设置在基板102上，并且第一非易失性存储器300-1和/或第二非易失性存储器300-2中的每一者可以包括多个非易失性存储器芯片。包括在第一非易失性存储器300-1和第二非易失性存储器300-2中的非易失性存储器芯片的形式不限于本图所示的形式。
44.缓冲器20可以设置在基板102上，并且可以电连接到第一非易失性存储器300-1和第二非易失性存储器300-2。例如，缓冲器20可以经由导线通过第一通道ch_1电连接到一个或更多个第一非易失性存储器300-1，并且可以经由导线通过第二通道ch_2电连接到一个或更多个第二非易失性存储器300-2。
45.存储器控制器200可以设置在基板102上，并且可以经由导线通过第零通道ch_0连接到缓冲器20。存储器控制器200可以包括多个输入/输出端子，以通过外部连接端子101接收外部电信号(例如，命令信号、地址信号和/或数据)，并且可以包括再分布层(未示出)，该再分布层设置在基板102中并且被配置为基于接收到的外部电信号向缓冲器20发送电信号。
46.在一些示例实施例中，包括在第零通道ch_0中的导线可以比包括在第一通道ch_1中的导线或包括在第二通道ch_2中的导线长。
47.在附图中，外部连接端子101可以被示出为焊球，但示例实施例不限于此，外部连接端子101也可以是例如焊点、网格阵列或导电片(conductive tab)。
48.外部连接端子101可以包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。外部连接端子101的数目和布置不限于附图中的数目和布置。
49.图3示出了根据示例实施例的包括存储系统的另一半导体封装件10b。
50.现在将参考图3描述根据示例实施例的半导体封装件10b。以下描述将集中于与图
2所示的半导体封装件10a的区别。
51.第一非易失性存储器300-1、第二非易失性存储器300-2和缓冲器20可以设置在同一基板102上，并且存储器控制器200可以通过第零通道ch_0连接到缓冲器20。
52.第零通道ch_0可以包括再分布层103、缓冲焊盘104和导线105。
53.再分布层103可以设置在基板102内部。再分布层103也可以电连接到多个外部连接端子101中的至少一些外部连接端子。再分布层103和外部连接端子101可以包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。
54.缓冲焊盘104可以设置在基板102上，并且可以连接到被设置在基板102内部的再分布层103。缓冲焊盘104可以包括导电材料。例如，缓冲焊盘104可以包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。缓冲焊盘104可以通过导线105电连接到缓冲器20。
55.因此，从存储器控制器200发送的外部电信号(例如，第零通道信号)可以被发送到包括在第零信道ch_0中的至少一个外部连接端子101。该至少一个外部连接端子101可以电连接到再分布层103，并且再分布层103可以电连接到缓冲焊盘104。因此，从存储器控制器200发送的外部电信号(例如，第零通道信号)可以通过缓冲器20发送到第一非易失性存储器300-1和第二非易失性存储器300-2。
56.在示例实施例中，第一非易失性存储器300-1和第二非易失性存储器300-2可以通过缓冲器20和第零通道ch_0接收外部电信号(例如，命令信号、地址信号和/或数据)。
57.图4是根据示例实施例的存储系统10的框图。
58.参考图4，存储系统10可以包括存储器控制器200、缓冲器20和非易失性存储器(nvm)300。存储器控制器200可以对应于图1至图3的存储器控制器200。缓冲器20可以对应于图1至图3的缓冲器20。非易失性存储器300可以对应于图1至图3的第一非易失性存储器300-1和第二非易失性存储器300-2中的一者，并且可以基于多个通道中的一个通道与存储器控制器200通信。
59.存储器控制器200可以包括控制器接口(i/f)电路210和第一引脚p21至第八引脚p28，该第一引脚p21至第八引脚p28可以对应于非易失性存储器300的第一引脚p11至第八引脚p18，如下所述。下面还将描述存储器控制器200的额外方面。
60.缓冲器20可以包括第(6-1)引脚p36至第(8-1)引脚p38和第(6-2)引脚p46至第(8-2)引脚p48。第(6-1)引脚p36至第(8-1)引脚p38可以对应于非易失性存储器300的第六引脚p16至第八引脚p18，如下所述。第(6-2)引脚p46至第(8-2)引脚p48可以对应于存储器控制器200的第六引脚p26至第八引脚p28，如下所述。
61.在示例实施例中，数据选通信号dqs、数据信号dq和读取使能信号nre分别经由缓冲器20的第(6-1)引脚p36和第(6-2)引脚p46、经由缓冲器20的第(7-1)引脚p37和第(7-2)引脚p47以及经由缓冲器20的第(8-1)引脚p38和第(8-2)引脚p48在存储器控制器200与非易失性存储器300之间发送和接收。
62.缓冲器20可以通过放大通过缓冲器20的数据选通信号dqs、数据信号dq和读取使能信号nre的强度，重新驱动数据选通信号dqs、数据信号dq和读取使能信号nre，并且可以执行用于校正数据选通信号dqs、数据信号dq和读取使能信号nre的占空比失真(duty distortion)的占空比校正操作(duty correction operation)。下面描述缓冲器20中包括的示例组件。
63.非易失性存储器300可以包括第一引脚p11至第八引脚p18、存储器接口(nvm i/f)电路310、控制逻辑电路320和存储单元阵列330。
64.存储器接口电路310可以通过第一引脚p11从存储器控制器200接收芯片使能信号nce。存储器接口电路310可以根据芯片使能信号nce，通过第二引脚p12至第八引脚p18向存储器控制器200发送和从存储器控制器200接收信号。例如，当芯片使能信号nce被启用(例如，低电平)时，存储器接口电路310可以通过第二引脚p12至第八引脚p18向存储器控制器200发送信号和从存储器控制器200接收信号。
65.存储器接口电路310可以通过第二引脚p12至第四引脚p14从存储器控制器200接收命令锁存使能信号cle、地址锁存使能信号ale和写入使能信号nwe。存储器接口电路310可以通过第七引脚p17从缓冲器20接收数据信号dq，或者将数据信号dq发送到缓冲器20。命令cmd、地址addr和数据data可以通过数据信号dq传输。例如，可以通过多条数据信号线发送数据信号dq。在这种情况下，第七引脚p17可以包括与多条数据信号线相对应的多个引脚。
66.存储器接口电路310可以基于写入使能信号nwe的切换定时，从在命令锁存使能信号cle的使能周期(例如，高电平状态)中接收的数据信号dq获得命令cmd。存储器接口电路310可以基于写入使能信号nwe的切换定时，从在地址锁存使能信号ale的使能周期(例如，高电平状态)中接收的数据信号dq获得地址addr。
67.在示例实施例中，写入使能信号nwe可以保持静态(例如，高电平或低电平)，然后在高电平和低电平之间切换。例如，写入使能信号nwe可以以发送命令cmd或地址addr的周期进行切换。因此，存储器接口电路310可以基于写入使能信号nwe的切换定时来获得命令cmd或地址addr。
68.存储器接口电路310可以通过第五引脚p15向存储器控制器200发送就绪/忙碌输出信号nr/b。存储器接口电路310可以通过就绪/忙碌输出信号nr/b向存储器控制器200发送非易失性存储器300的状态信息。当非易失性存储器300处于忙碌状态时(即，当正在执行非易失性存储器300的内部操作时)，存储器接口电路310可以向存储器控制器200发送指示忙碌状态的就绪/忙碌输出信号nr/b。当非易失性存储器300处于就绪状态时(即，当非易失性存储器300的内部操作未被执行或已完成时)，存储器接口电路310可以向存储器控制器200发送指示就绪状态的就绪/忙碌输出信号nr/b。例如，当非易失性存储器300响应于页面读取命令从存储单元阵列330读取数据data时，存储器接口电路310可以向存储器控制器200发送指示存储器接口电路310的忙碌状态(例如，低电平)的就绪/忙碌输出信号nr/b。例如，当非易失性存储器300响应于编程命令将数据data编程到存储单元阵列330中时，存储器接口电路310可以向存储器控制器200发送指示忙碌状态的就绪/忙碌输出信号nr/b。
69.存储器接口电路310可以通过第八引脚p18从缓冲器20接收读取使能信号nre。存储器接口电路310可以通过第六引脚p16从缓冲器20接收数据选通信号dqs，或者向缓冲器20发送数据选通信号dqs。
70.在非易失性存储器300的数据输出操作中，存储器接口电路310可以在输出数据data之前通过第八引脚p18接收切换的读取使能信号nre。存储器接口电路310可以基于读取使能信号nre的切换生成切换的数据选通信号dqs。例如，存储器接口电路310可以基于读取使能信号nre的切换开始时间，生成在预定延迟(例如可以被称为tdqsre)之后开始切换
的数据选通信号dqs。存储器接口电路310可以基于数据选通信号dqs的切换定时来发送包括数据data的数据信号dq。因此，数据data可以与数据选通信号dqs的切换定时一致并被发送到缓冲器20。
71.控制逻辑电路320通常可以控制非易失性存储器300的各种操作。控制逻辑电路320可以从存储器接口电路310接收所获得的命令cmd/地址addr。控制逻辑电路320可以根据接收到的命令cmd/地址addr来生成用于控制非易失性存储器300的其他组件的控制信号。例如，控制逻辑电路320可以将数据data编程到存储单元阵列330中，或者生成用于从存储单元阵列330读取数据data的各种控制信号。
72.存储单元阵列330可以在控制逻辑电路320的控制下存储从存储器接口电路310获得的数据data。存储单元阵列330可以在控制逻辑电路320的控制下将存储的数据data输出到存储器接口电路310。
73.存储单元阵列330可以包括多个存储单元。例如，存储单元可以是闪存单元。然而，示例实施例不限于此，并且存储单元也可以是rram单元、fram单元、pram单元、晶闸管随机存取存储器(tram)单元或mram单元。下面集中于存储单元是nand闪存单元的实施例来描述示例实施例。
74.存储器控制器200可以包括第一引脚p21至第八引脚p28和控制器接口(i/f)电路210。第一引脚p21至第八引脚p28可以对应于非易失性存储器300的第一引脚p11至第八引脚p18。
75.控制器接口电路210可以通过第一引脚p21向非易失性存储器300发送芯片使能信号nce。控制器接口电路210可以通过第二引脚p22至第八引脚p28向通过芯片使能信号nce选择的非易失性存储器300发送信号和从通过芯片使能信号nce选择的非非易失性存储器300接收信号。
76.控制器接口电路210可以通过第二引脚p22至第四引脚p24向非易失性存储器300发送命令锁存使能信号cle、地址锁存使能信号ale和写入使能信号nwe。控制器接口电路210可以通过第七引脚p27向非易失性存储器300发送数据信号dq，或者从非易失性存储器300接收数据信号dq。
77.控制器接口电路210可以发送切换的写入使能信号nwe，并且可以随着写入使能信号nwe的发送一起经由缓冲器20向非易失性存储器300发送包括命令cmd或地址addr的数据信号dq。控制器接口电路210可以通过发送启用的命令锁存使能信号cle将包括命令cmd的数据信号dq发送到非易失性存储器300，并且可以通过发送启用的地址锁存使能信号ale将包括地址addr的数据信号dq发送到非易失性存储器300。
78.控制器接口电路210可以通过第五引脚p25从非易失性存储器300接收就绪/忙碌输出信号nr/b。控制器接口电路210可以基于就绪/忙碌输出信号nr/b来确定非易失性存储器300的状态信息。
79.控制器接口电路210可以通过第八引脚p28向非易失性存储器300发送读取使能信号nre。控制器接口电路210可以通过第六引脚p26从非易失性存储器300接收数据选通信号dqs，或者向非易失性存储器300发送数据选通信号dqs。
80.在非易失性存储器300的数据输出操作中，控制器接口电路210可以生成切换的读取使能信号nre，并且将读取使能信号nre发送到非易失性存储器300。例如，在数据data被
输出之前，控制器接口电路210可以生成从静态(例如，高电平或低电平)改变为切换状态的读取使能信号nre。因此，可以在非易失性存储器300中生成基于读取使能信号nre进行切换的数据选通信号dqs。控制器接口电路210可以随着切换的数据选通信号dqs一起从非易失性存储器300接收包括数据data的数据信号dq。控制器接口电路210可以基于数据选通信号dqs的切换定时从数据信号dq获得数据data。
81.在非易失性存储器300的数据输入操作中，控制器接口电路210可以生成切换的数据选通信号dqs。例如，在发送数据data之前，控制器接口电路210可以生成从静态(例如，高电平或低电平)改变为切换状态的数据选通信号dqs。控制器接口电路210可以基于数据选通信号dqs的切换定时，向非易失性存储器300发送包括数据data的数据信号dq。
82.图5示出了图4的非易失性存储器300。图5是图4的非易失性存储器300的示例框图。
83.参考图5，非易失性存储器300可以包括控制逻辑电路320、存储单元阵列330、页面缓冲单元340、电压发生器350、行译码器360和占空比校正器(duty cycle corrector，dcc)电路370。尽管图5未示出，但非易失性存储器300还可以包括图4所示的存储器接口电路310，并且还可以包括列逻辑、预译码器、温度传感器、命令译码器、地址译码器等。
84.控制逻辑电路320通常可以控制非易失性存储器300中的各种操作。控制逻辑电路320可以响应于来自存储器接口电路310的命令cmd和/或地址addr，输出各种控制信号。例如，控制逻辑电路320可以输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
85.存储单元阵列330可以包括多个存储块blk1至blkz(其中z为正整数)，并且每个存储块blk1至blkz可以包括多个存储单元。存储单元阵列330可以通过位线bl连接到页面缓冲单元340，并且可以通过字线wl、串选择线ssl和接地选择线gsl连接到行译码器360。
86.在示例实施例中，存储单元阵列330可以包括3d存储单元阵列，并且3d存储单元阵列可以包括多个nand串。每个nand串可以包括分别连接到垂直堆叠在衬底上的字线的存储单元。通过引用将美国专利no.7,679,133、美国专利no.8,553,466、美国专利no.8,654,587、美国专利no.8,559,235和美国专利申请公开no.2011/0233648并入本文。在示例实施例中，存储单元阵列330可以包括2d存储单元阵列，并且2d存储单元阵列可以包括沿着行方向和列方向设置的多个nand串。
87.页面缓冲单元340可以包括多个页面缓冲器pb1至pbn(其中n是3或更大的整数)，并且页面缓冲器pb1至pbn可以分别通过位线bl连接到存储单元。页面缓冲单元340可以响应于列地址y-addr选择至少一条位线bl。页面缓冲单元340可以根据工作模式作为写入驱动器或读出放大器工作。例如，在编程操作期间，页面缓冲单元340可以向选定位线施加与要被编程的数据相对应的位线电压。在读取操作期间，页面缓冲单元340可以通过感测选定位线的电流或电压来感测存储在存储单元中的数据。
88.电压发生器350可以基于电压控制信号ctrl_vol生成用于执行编程、读取和擦除操作的各种电压。例如，电压发生器350可以生成编程电压、读取电压、编程验证电压、擦除电压等作为字线电压vwl。
89.行译码器360可以响应于行地址x-addr来选择一条字线wl并且选择一个串选择线ssl。例如，在编程操作期间，行译码器360可以向选定字线施加编程电压和编程验证电压。在读取操作期间，行译码器360可以接收读取使能信号nre，并且通过向选定字线施加读取
电压来向占空比校正器电路370提供数据信号dq和数据选通信号dqs。
90.占空比校正器电路370可以向存储器接口电路310提供接收的数据信号dq和数据选通信号dqs。占空比校正器电路370在下文中详细描述。
91.图6示出了根据示例实施例的能够被包括在非易失性存储器300中的3dv-nand结构。当根据示例实施例的非易失性存储器300实现为3d v-nand型闪存时，构成存储单元阵列330的每个存储块可以表示为如图6所示的等效电路。
92.图6所示的存储块blki是在衬底上以3d结构形成的3d存储块。例如，可以在垂直于衬底的方向上形成包括在存储块blki中的多个存储器nand串。
93.参考图6，存储块blki可以包括连接在位线bl1至bl3与公共源极线csl之间的多个存储器nand串ns11至ns33。存储器nand串ns11至ns33中的每一个存储器nand串可以包括串选择晶体管sst、多个存储单元mc1至mc8以及接地选择晶体管gst。尽管存储器nand串ns11至ns33中的每一个存储器nand串包括图6中的八个存储单元mc1至mc8，但示例实施例不限于此。
94.串选择晶体管sst可以连接到相应的串选择线ssl1、ssl2或ssl3。存储单元mc1至mc8可以分别连接到相应的栅极线gtl1至gtl8。栅极线gtl1至gtl8可以是字线，并且栅极线gtl1至gtl8中的一些栅极线可以是虚设字线。接地选择晶体管gst可以连接到相应的接地选择线gsl1、gsl2或gsl3。串选择晶体管sst可以连接到相应的位线bl1、bl2或bl3，并且接地选择晶体管gst可以连接到公共源极线csl。
95.相同高度处的字线(例如，gtl1)可以共同连接，并且接地选择线gsl1至gsl3和串选择线ssl1至sll3可以相互分离。尽管存储块blki连接到图6中的八条栅极线gtl1至gtl8和三条位线bl1至bl3，但示例实施例不限于此。
96.图7示出了根据示例实施例的适用于非易失性存储器300的bvnand(接合垂直nand)结构。
97.参考图7，非易失性存储器300可以具有芯片到芯片(c2c)结构。c2c结构可以通过以下方式形成：在第一晶片上制造包括单元区域cell的上芯片，在与第一晶片不同的第二晶片上制造包括外围电路区域peri的下芯片，然后使用接合方法连接上芯片和下芯片。例如，接合方法可以指将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属由铜(cu)形成时，接合方法可以是cu-cu接合方法。接合金属也可以由铝或钨形成。
98.非易失性存储器300的外围电路区域peri和单元区域cell中的每一者可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
99.外围电路区域peri可以包括第一衬底3210、层间绝缘层3215、形成在第一衬底3210上的多个电路元件3220、3620和3420、分别连接到电路元件3220、3620和3420的第一金属层3230、3630和3430以及形成在第一金属层3230、3630和3430上的第二金属层3240、3640和3440。在示例实施例中，第一金属层3230、3630和3430可以由具有相对高电阻的钨形成，并且第二金属层3240、3640和3440可以由具有相对低电阻的铜形成。
100.尽管在本文中仅示出和描述了第一金属层3230、3630和3430以及第二金属层3240、3640和3440，但示例实施例不限于此，并且还可以在第二金属层3240、3640和3440上进一步形成一个或更多个金属层。在第二金属层3240、3640和3440上形成的至少一些金属
层可以由电阻低于形成第二金属层3240、3640和3440的铜的铝形成。
101.层间绝缘层3215可以设置在第一衬底3210上，以覆盖电路元件3220、3620和3420、第一金属层3230、3630和3430以及第二金属层3240、3640和3440，并且可以包括绝缘材料，例如氧化硅或氮化硅。
102.下接合金属3671和3672可以形成在字线接合区域wlba中的第二金属层3640上。在字线接合区域wlba中，外围电路区域peri的下接合金属3671和3672可以通过接合方法电连接到单元区域cell的上接合金属3371b和3372b，并且下接合金属3671和3672以及上接合金属3371b和3372b可以由铝、铜或钨形成。
103.单元区域cell可以提供至少一个存储块。单元区域cell可以包括第二衬底3310和公共源极线3320。多条字线3331至3338(统称3330)可以沿着垂直于第二衬底3310的上表面的第三方向(z轴方向)堆叠在第二衬底3310上。串选择线和接地选择线可以分别设置在字线3330上方和下方，并且字线3330可以设置在串选择线和接地选择线之间。
104.在位线接合区域blba中，沟道结构ch可以在垂直于第二衬底3310的上表面的方向上延伸，以穿透字线3330、串选择线和接地选择线。每个沟道结构ch可以包括数据存储层、沟道层和掩埋绝缘层。沟道层可以电连接到第一金属层3350c和第二金属层3360c。例如，第一金属层3350c可以是位线接触，并且第二金属层3360c可以是位线。在示例实施例中，位线3360c可以沿着平行于第二衬底3310的上表面的第一方向(y轴方向)延伸。
105.在图7所示的实施例中，设置有沟道结构ch和位线3360c的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线3360c中的一条位线可以电连接到在外围电路区域peri中提供页面缓冲器pb(参见图5中的340)的电路元件3420。例如，位线3360c中的一条位线可以连接到上接合金属3371c和3372c，并且上接合金属3371c和3372c可以连接到外围电路区域peri中的与页面缓冲器pb(参见图5中的340)的电路元件3420连接的下接合金属3471和3472。
106.在字线接合区域wlba中，字线3330可以沿着平行于第二衬底3310的上表面的第二方向(x轴方向)延伸，并且可以连接到多个单元接触插塞3341至3347(统称3340)。字线3330和单元接触插塞3340可以通过沿着第二方向延伸到不同长度的字线3330中的至少一些字线提供的焊盘彼此连接。第一金属层3350b和第二金属层3360b可以顺序地连接到与字线3330连接的单元接触插塞3340上。在字线接合区域wlba中，单元接触插塞3340可以通过单元区域cell的上接合金属3371b和3372b以及外围电路区域peri的下接合金属3671和3672连接到外围电路区域peri。
107.单元接触插塞3340可以电连接到在外围电路区域peri中提供行译码器360的电路元件3620。在示例实施例中，提供行译码器360的电路元件3620的工作电压可以不同于提供页面缓冲器pb(参见图5中的340)的电路元件3420的工作电压。例如，提供页面缓冲器pb(参见图5中的340)的电路元件3420的工作电压可以大于提供行译码器360的电路元件3620的工作电压。
108.公共源极线接触插塞3380可以设置在外部焊盘接合区域pa中。公共源极线接触插塞3380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线3320。第一金属层3350a和第二金属层3360a可以顺序地堆叠在公共源极线接触插塞3380上。例如，设置有公共源极线接触插塞3380、第一金属层3350a和第二金属层3360a的区
域可以被定义为外部焊盘接合区域pa。
109.输入/输出焊盘3105和3106可以设置在外部焊盘接合区域pa中。参考图7，下绝缘层3201可以形成在第一衬底3210下方以覆盖第一衬底3210的下表面，并且第一输入/输出焊盘3105可以形成在下绝缘层3201上。第一输入/输出焊盘3105可以通过第一输入/输出接触插塞3203连接到设置在外围电路区域peri中的电路元件3220、3620和3420中的至少一者，并且可以通过下绝缘层3201与第一衬底3210分离。此外，侧绝缘层可以设置在第一输入/输出接触插塞3203与第一衬底3210之间，以将第一输入/输出接触插塞3203与第一衬底3210电分离。
110.参考图7，上绝缘层3301可以形成在第二衬底3310上以覆盖第二衬底3310的上表面，并且第二输入/输出焊盘3106可以设置在上绝缘层3301上。第二输入/输出焊盘3106可以通过第二输入/输出接触插塞3303连接到设置在外围电路区域peri中的电路元件3220、3420、3620中的至少一者。
111.根据示例实施例，第二衬底3310和公共源极线3320可以不设置在设置有第二输入/输出接触插塞3303的区域中。第二输入/输出焊盘3106可以在第三方向(z轴方向)上不与字线3330交叠。参考图7，第二输入/输出接触插塞3303可以在平行于第二衬底3310的上表面的方向上(例如，在图7中的第二方向或x方向上)与第二衬底3310分离，并且可以穿过单元区域cell的层间绝缘层3315并连接到第二输入/输出焊盘3106。
112.根据示例实施例，可以选择性地形成第一输入/输出焊盘3105和第二输入/输出焊盘3106。例如，非易失性存储器300可以仅包括设置在第一衬底3210上的第一输入/输出焊盘3105，或者可以仅包括设置在第二衬底3310上的第二输入/输出焊盘3106。或者，非易失性存储器300可以包括第一输入/输出焊盘3105和第二输入/输出焊盘3106两者。
113.在单元区域cell和外围电路区域peri中的每一者中包括的外部焊盘接合区域pa和位线接合区域blba中的每一者中，最上面的金属层的金属图案可以作为虚设图案存在，或者最上面的金属层可以是空的。
114.在非易失性存储器300的外部焊盘接合区域pa中，具有与单元区域cell的上金属图案3372a相同形状的下金属图案3273可以形成在外围电路区域peri的最上面的金属层中，以对应于在单元区域cell的最上面的金属层中形成的上金属图案3372a。在外围电路区域peri的最上面的金属层中形成的下金属图案3273可以不连接到外围电路区域peri中的单独接触。类似地，在外部焊盘接合区域pa中，具有与外围电路区域peri的下金属图案相同形状的上金属图案可以形成在单元区域cell的最上面的金属层中，以对应于在外围电路区域peri的最上面的金属层中形成的下金属图案。
115.下接合金属3671和3672可以形成在字线接合区域wlba的第二金属层3640上。在字线接合区域wlba中，外围电路区域peri的下接合金属3671和3672可以通过接合方法电连接到单元区域cell的上接合金属3371b和3372b。
116.在位线接合区域blba中，具有与外围电路区域peri的下金属图案3252相同形状的上金属图案3392可以形成在单元区域cell的最上面的金属层中，以对应于在外围电路区域peri的最上面的金属层中形成的下金属图案3252。在单元区域cell的最上面的金属层中形成的上金属图案3392上可以不形成接触。
117.图8示出了根据示例实施例的存储系统。
118.参考图8，在示例实施例中，与图5的占空比校正器电路370相对应的占空比校正器电路370包括第一内部电路371、第一占空比校正器372、第一电荷泵373、第一比较器374、第一逻辑l1、数据信号发生器377以及数据选通信号发生器378。
119.缓冲器20可以向第一内部电路371提供读取使能信号nre_c2。通过缓冲器20的读取使能信号nre_c2，第一内部电路371通过第一通道ch_1接收具有失真的占空比的读取使能信号nre_c2'。由于读取使能信号nre_c2的高频(例如，2.4ghz)和第一通道ch_1的长度，当读取使能信号nre_c2受到第一通道ch_1影响时，可能生成占空比失真的读取使能信号nre_c2'。
120.第一内部电路371可以接收读取使能信号nre_c2'，并且基于接收到的读取使能信号nre_c2'生成内部读取使能信号。在示例实施例中，第一内部电路371可以包括多个反相器。当读取使能信号nre_c2'的占空比失真时，内部读取使能信号的占空比也可能失真。即使当读取使能信号nre_c2'的占空比没有失真时，当内部读取使能信号通过第一内部电路371时，内部读取使能信号的占空比也可能失真。
121.第一占空比校正器372可以从第一递增/递减(up/dn)计数器376接收第一数字代码dc1，并且通过基于第一数字代码dc1对内部读取使能信号执行占空比校正操作来生成第一校正读取使能信号nre_c1。生成的第一校正读取使能信号nre_c1可以提供给页面缓冲单元340并用于非易失性存储器300的读取操作。第一校正读取使能信号nre_c1可以提供给第一电荷泵373、数据信号发生器377和数据选通信号发生器378。
122.第一占空比校正器372可以消除内部读取使能信号的占空比失真。因此，第一校正读取使能信号nre_c1的占空比可以是1:1。根据示例实施例，第一占空比校正器372可以具有用于执行占空比校正操作的各种组件。本文描述的第一占空比校正器372的配置和操作是示例，示例实施例不限于此。
123.第一电荷泵373通过接收输出到第一节点n1的第一校正读取使能信号nre_c1对电荷进行充电，并且输出第一电压v1(参见图12)。从第一电荷泵373输出的第一电压v1(参见图12)的幅度根据第一校正读取使能信号nre_c1的占空比而变化。因此，感测作为第一占空比校正器372的输出信号的第一校正读取使能信号nre_c1的占空比以输出第一电压v1(参见图12)。
124.第一比较器374感测从第一电荷泵373输出的第一电压v1(参见图12)的幅度，并且根据该幅度向第一逻辑l1提供第一高/低信号h/l 1。第一比较器374通过第一电压v1(参见图12)感测第一校正读取使能信号nre_c1的占空比，并且生成第一高/低信号h/l 1。
125.第一逻辑l1包括第一模数转换器(adc)375和第一递增/递减计数器376。第一逻辑l1可以向第一占空比校正器372提供关于第一校正读取使能信号nre_c1的占空比的第一数字代码dc1，从而形成第一占空比校正器372、第一电荷泵373、第一比较器374和第一逻辑l1的一个回路。
126.第一adc 375接收第一高/低信号h/l 1，并且将第一高/低信号h/l 1(模拟信号)转换为数字数据。
127.第一递增/递减计数器376可以从转换为数字数据的第一高/低信号h/l 1生成第一数字代码dc1。例如，第一数字代码dc1可以被生成为4位数字代码。当转换为数字数据的第一高/低信号h/l 1为逻辑高时，第一数字代码dc1可以增加1，并且当转换为数字数据的
第一高/低信号h/l 1为逻辑低时，第一数字代码dc1可以减少1。
128.第一占空比校正器372可以基于从第一逻辑l1输出的第一数字代码dc1对读取使能信号nre_c2'执行占空比校正操作，并且可以生成读取使能信号nre_c2'作为第一校正读取使能信号nre_c1。
129.数据信号发生器377从页面缓冲单元340接收奇数数据和偶数数据，接收第一校正读取使能信号nre_c1，并且生成数据信号dq。例如，数据信号发生器377可以包括但不限于多路复用器(mux)。
130.数据信号发生器377通过基于第一校正读取使能信号nre_c1选择奇数数据或偶数数据来生成数据信号dq。由数据信号发生器377生成的数据信号dq可以通过第一通道ch_1提供给缓冲器20。
131.数据选通信号发生器378接收第一校正读取使能信号nre_c1，并且生成数据选通信号dqs。例如，数据选通信号发生器378可以包括但不限于多路复用器。
132.数据选通信号发生器378的一端连接到接地端子，另一端连接到电源电压，并且可以响应于第一校正读取使能信号nre_c1，生成作为切换信号的数据选通信号dqs。由数据选通信号发生器378生成的数据选通信号dqs可以通过第一通道ch_1提供给缓冲器20。
133.在示例实施例中，与图4的缓冲器20相对应的缓冲器20包括第二占空比校正器21、第二内部电路22、第二电荷泵23、第二比较器24、第二逻辑l2和采样器27。
134.第二内部电路22、第二占空比校正器21、第二电荷泵23、第二比较器24和第二逻辑l2对应于占空比校正器电路370的第一内部电路371、第一占空比校正器372、第一电荷泵373、第一比较器374和第一逻辑l1。因此，将仅描述它们之间的差异，并且将省略对每个组件的详细描述。
135.第二内部电路22可以接收数据选通信号dqs'，其占空比在通过第一通道ch_1时失真，并且可以以内部数据选通信号的形式将数据选通信号dqs'提供给采样器27和第二电荷泵23。
136.第二电荷泵23感测数据选通信号dqs'的占空比，并且根据内部数据选通信号的占空比输出第二电压(未图示)。第二比较器24感测第二电压的幅度(未示出)，并且根据该幅度向第二逻辑l2提供第二高/低信号h/l 2。第二比较器24通过第二电压(未示出)感测数据选通信号dqs'的占空比，并且生成第二高/低信号h/l 2。
137.第二逻辑l2基于第二高/低信号h/l 2生成包括关于数据选通信号dqs'的占空比的信息的第二数字代码dc2，并且将第二数字代码dc2提供给第二占空比校正器21。
138.第二占空比校正器21基于第二数字代码dc2，通过对通过第零通道ch_0接收的读取使能信号nre'执行第二占空比校正操作，生成第二校正读取使能信号nre_c2，并且将第二校正读取使能信号nre_c2作为读取使能信号提供给占空比校正器电路370。
139.因此，可以形成第二电荷泵23、第二比较器24、第二逻辑l2、第二占空比校正器21和非易失性存储器300的一个回路。占空比校正器电路370可以通过第一通道ch_1再次接收读取使能信号nre_c2'，并且再次执行上述一系列操作。
140.因此，可以通过第二占空比校正器21的第二占空比校正操作来校正数据选通信号dqs'的占空比。
141.采样器27可以包括但不限于多个触发器。
142.采样器27可以通过第一通道ch_1接收发生占空比失真的数据信号dq'和数据选通信号dqs'。采样器27可以使用数据选通信号dqs'对数据信号dq'进行采样，并且可以通过采样形成与数据选通信号dqs'同步的数据流。因此，采样器27可以通过在数据选通信号dqs'的上升沿和下降沿的每一处对数据信号dq'进行采样来生成数据流ds。
143.尽管未示出，但缓冲器20可以通过数据流ds和数据选通信号dqs'新生成数据信号dq和数据选通信号dqs，并且将数据信号dq和数据选通信号dqs提供给存储器控制器200(参见图4)。
144.图9至图16是用于说明根据示例实施例的存储系统的操作的图。
145.参考图8和图9，存储器控制器200可以通过第零通道ch_0向缓冲器20提供读取使能信号nre。读取使能信号nre可以通过第零通道ch_0作为具有失真的占空比的读取使能信号nre'被提供给缓冲器20。
146.读取使能信号nre可以在dcc训练周期或读取操作(read/dcc_pd)期间以预定频率(例如，2.4ghz)切换，并且缓冲器20和存储器控制器200可以接收作为时钟信号的读取使能信号nre。
147.非易失性存储器300可以接收读取使能信号nre，然后在读取使能信号nre的一个周期的延迟之后，基于读取使能信号nre生成数据信号dq和数据选通信号dqs。上述延迟程度只是在数据信号dq和数据选通信号dqs的生成中使用的示例，示例实施例不限于此。
148.参考图10，存储器控制器200通过第零通道ch_0将从存储器控制器200输出的读取使能信号nre提供给缓冲器20，并且通过第零通道ch_0提供的读取使能信号nre'具有失真的占空比。
149.读取使能信号nre'的占空比随着读取使能信号nre'通过缓冲器20和第一通道ch_1而失真，并且占空比失真的读取使能信号nre”被提供给占空比校正器电路370。
150.另外参考图11，当读取使能信号nre”被输入到第一占空比校正器372时，第一占空比校正器372向第一电荷泵373提供读取使能信号nre”，因为它尚未从第一逻辑l1接收数字代码。
151.第一电荷泵373、第一比较器374、第一逻辑l1和第一占空比校正器372可以形成第一路径(第一回路)，以对读取使能信号nre”执行占空比校正操作。
152.另外参考图12，第一电荷泵373可以包括第一二极管d1和第一电容器c1。第一二极管d1的端部连接到电源电压vdd。
153.第一电容器c1的一端可以连接到第一节点n1以接收读取使能信号nre”，并且第一电容器c1的另一端可以连接到第一二极管d1的另一端。图12的结构是第一电荷泵373的示例，并且第一电荷泵373的结构不限于示例实施例。
154.第一电压v1形成于第一二极管d1的另一端，并且被输出到第一比较器374。
155.当读取使能信号nre”的占空比低于1:1时，第一电压v1可以形成为高于参考电压vref。因此，第一比较器374在第一时间t1之后输出逻辑高信号。
156.另外参考图13，当读取使能信号nre”的占空比高于1:1时，第一电压v1可以形成为低于参考电压vref。因此，第一比较器374在第二时间t2之后输出逻辑低信号。图12和图13的第一电荷泵373和第一比较器374的操作是示例，并且不限制示例实施例。
157.另外参考图14，第一占空比校正器372可以通过基于第一数字代码dc1对读取使能
信号nre”执行占空比校正操作来生成第一校正读取使能信号nre_c1。生成的第一校正读取使能信号nre_c1可以提供给页面缓冲单元340并且用于非易失性存储器300的读取操作。第一校正读取使能信号nre_c1可以提供给第一电荷泵373、数据信号发生器377和数据选通信号发生器378。
158.参考图15，数据信号发生器377从页面缓冲单元340接收奇数数据和偶数数据，接收和校正第一读取使能信号nre_c1，并且生成数据信号dq。
159.数据信号发生器377通过基于第一校正读取使能信号nre_c1选择奇数数据或偶数数据来生成数据信号dq。由数据信号发生器377生成的数据信号dq可以通过第一通道ch_1提供给缓冲器20。数据信号dq可以通过第一通道ch_1以具有失真的占空比的数据信号dq'的形式提供给缓冲器20。
160.数据选通信号发生器378接收第一校正读取使能信号nre_c1，并且生成数据选通信号dqs。
161.数据选通信号发生器378的一端连接到接地端子，另一端连接到电源电压，并且可以响应于第一校正读取使能信号nre_c1，生成作为切换信号的数据选通信号dqs。由数据选通信号发生器378生成的数据选通信号dqs可以通过第一通道ch_1提供给缓冲器20。数据选通信号dqs可以通过第一通道ch_1以具有失真的占空比的数据选通信号dq'的形式提供给缓冲器20。
162.参考图16，第二电荷泵23、第二比较器24、第二逻辑l2和第二占空比校正器21可以形成第二路径(第二回路)，以对数据选通信号dqs'执行占空比校正操作。
163.第二占空比校正器21通过第二逻辑l2接收第二数字代码dc2，通过基于第二数字代码dc2对通过第零通道ch_0接收的读取使能信号nre'执行第二占空比校正操作，生成第二校正读取使能信号nre_c2，并且将第二校正读取使能信号nre_c2作为读取使能信号提供给占空比校正器电路370。
164.可以通过第二校正读取使能信号nre_c2对数据选通信号dqs'和数据信号dq'的占空比执行占空比校正操作。
165.图17示出了根据示例实施例的存储系统。
166.现在将参考图17描述根据示例实施例的存储系统。以下描述将集中于与图8所示存储系统的区别。
167.与图8的实施例不同，缓冲器20可以包括数据信号占空比校正器28和数据选通信号占空比校正器29，而不是第二占空比校正器21。
168.第二电荷泵23、第二比较器24、第二逻辑l2、数据信号占空比校正器28和数据选通信号占空比校正器29可以形成第二路径(第二回路)。数据信号占空比校正器28可以通过第一通道ch_1接收数据信号dq'，并且通过对数据信号dq'执行第二占空比校正操作来生成校正的数据信号dq_c。
169.数据选通信号占空比校正器29可以通过第一通道ch_1接收数据选通信号dqs'，并且通过对数据选通信号dqs'执行第二占空比校正操作来生成校正的数据选通信号dqs_c。
170.图18示出了根据示例实施例的存储系统。
171.现在将参考图18描述根据示例实施例的存储系统。以下描述将集中于与图8所示存储系统的区别。
172.缓冲器20包括第二占空比校正器21-1、第二内部电路22-1、第二电荷泵23-1、第二比较器24-1、第二逻辑l2、第一采样器27-1、第四占空比校正器21-2、第四内部电路22-2、第四电荷泵23-2、第四比较器24-2、第四逻辑l4和第二采样器27-2。
173.第二占空比校正器21-1、第二内部电路22-1、第二电荷泵23-1、第二比较器24-1、第二逻辑l2和第一采样器27-1分别对应于图4的第二占空比校正器21、第二内部电路22、第二电荷泵23、第二比较器24、第二逻辑l2和采样器27。
174.同样，第四占空比校正器21-2、第四内部电路22-2、第四电荷泵23-2、第四比较器24-2、第四逻辑l4和第二采样器27-2分别对应于图8的第二占空比校正器21、第二内部电路22、第二电荷泵23、第二比较器24、第二逻辑l2和采样器27。
175.第一非易失性存储器300_1和第二非易失性存储器300_2对应于图8的非易失性存储器300。
176.第二占空比校正器21-1通过第一通道ch_1向第一非易失性存储器300_1提供读取使能信号nre”。第四占空比校正器21-2通过与第一通道ch_1不同的第二通道ch_2向第二非易失性存储器300_2提供读取使能信号nre”'。
177.通过第一通道ch_1提供的读取使能信号nre”与通过第二通道ch_2提供的读取使能信号nre”在占空比失真程度上不同。因此，可以独立地执行对通过第一通道ch_1提供的读取使能信号nre”的占空比校正操作和对通过第二通道ch_2提供的读取使能信号nre”的占空比校正操作。
178.图19示出了根据示例实施例的存储系统。
179.现在将参考图19描述根据示例实施例的存储系统。以下描述将集中于与图8所示存储系统的区别。
180.与图8的第二占空比校正器21相比，图19的第二占空比校正器21额外接收芯片选择信号cs。缓冲器20还包括寄存器30，其存储关于芯片选择信号cs的第二数字代码dc2。
181.当通过第一通道ch_1(通过同一通道)向多个非易失性存储器提供第二校正读取使能信号nre_c2'时，可以根据每个芯片选择信号cs检索寄存器30的第二数字代码dc2。因此，对于要向其提供第二校正读取使能信号nre_c2'的每个芯片，可以对读取使能信号nre'不同地执行第二占空比校正操作。
182.图20是示出根据示例实施例的存储系统的效果的图。
183.具有失真的占空比的数据选通信号dqs'具有区域a的数据有效窗口。然而，通过第二路径(路径2)，能够使数据选通信号dqs'具有大于区域a的区域b的数据有效窗口。
184.随着通道长度的增加或读取使能信号nre的频率的增加，占空比失真可能会更频繁地发生。根据示例实施例的存储系统可以通过多个回路增强用于读取操作的读取使能信号nre和数据选通信号dqs'的数据有效窗口。
185.综上所述，增加切换信号的切换频率可能会导致通道对切换信号的影响增加，增加切换信号的非线性，从而增加切换信号的占空比的失真。当占空比失真时，可能难以确保切换信号的数据有效窗口，导致系统的速度和可靠性降低。
186.如上所述，实施例可以提供一种存储系统，其速度和可靠性通过保护数据的有效窗口而得到提高。实施例还可以提供一种存储系统，其通过双回路对信号执行占空比校正操作。
187.参考附图描述了根据本公开的技术精神的实施例。在图1至图20的描述中，基本上相同的部件由相同的附图标记标识，并且将省略其任何多余的描述。此外，贯穿本公开的附图，相似的组件由相似的附图标记标识。
188.示例实施例已经在本文中公开，并且尽管使用了特定术语，但对其使用并且仅以一般和描述性的意义进行解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员在提交本技术时将显而易见的是，结合特定实施例描述的特征、特性和/或元素可以单独使用或与结合其他实施例描述的特征、特性和/或元素组合使用，除非另外特别指明。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。