存储器的操作方法、存储器、存储器系统及电子设备与流程

1.本公开涉及半导体技术领域，尤其涉及一种存储器的操作方法、存储器、存储器系统及电子设备。


背景技术：

2.随着半导体技术的不断发展，目前存储器制造技术已经逐步从简单的平面结构过渡到较为复杂的三维结构，通过将存储器单元三维地布置在衬底之上来提高集成密度。这种三维存储器件(3d nand)的技术研发是国际研发的主流之一。
3.目前对3d nand执行擦除操作时，往往需要多次调整擦除电压才能擦除成功，导致擦除时间较长，擦除性能较差。


技术实现要素：

4.有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种存储器的操作方法、存储器、存储器系统及电子设备。
5.为达到上述目的，本公开实施例的技术方案是这样实现的：
6.本公开实施例的第一方面提供了一种存储器的操作方法，所述存储器包括存储单元阵列和外围电路；所述存储单元阵列包括多个存储单元，每个所述存储单元具有多个存储状态中的任意一个存储状态；所述方法包括：
7.检测所述多个存储状态中的目标存储状态的阈值电压偏移值；
8.根据所述目标存储状态的所述阈值电压偏移值，确定所述目标存储状态对应的擦除电压的补偿值。
9.在一些实施例中，所述检测所述多个存储状态中的目标存储状态的阈值电压偏移值，包括：基于读取电压对多个目标存储单元进行读取操作，获取验证错误位计数；根据所述验证错误位计数，确定导通存储单元的数量；所述导通存储单元为所述多个目标存储单元中阈值电压小于所述读取电压的存储单元；根据所述导通存储单元的数量，确定所述目标存储状态的实际阈值电压。
10.在一些实施例中，所述根据所述导通存储单元的数量，确定所述目标存储状态的实际阈值电压，包括：响应于所述导通存储单元的数量小于预设值，以第一步长逐步增大所述读取电压，直至所述导通存储单元的数量大于或等于所述预设值；响应于所述导通存储单元的数量大于或等于所述预设值，根据当前读取电压确定所述目标存储状态的实际阈值电压。
11.在一些实施例中，所述检测所述多个存储状态中的目标存储状态的阈值电压偏移值，还包括：根据所述目标存储状态的所述当前读取电压与初始读取电压的差值，确定所述目标存储状态的阈值电压偏移值；所述初始读取电压为所述目标存储状态的理论阈值电压的最小值。
12.在一些实施例中，所述根据所述目标存储状态的所述阈值电压偏移值，确定所述
目标存储状态对应的擦除电压的补偿值，包括：根据所述目标存储状态的所述当前读取电压与所述初始读取电压的差值，确定所述目标存储状态对应的擦除电压的补偿值。
13.在一些实施例中，所述擦除电压的补偿值和所述当前读取电压与所述初始读取电压之间的差值的比值的范围为0.8-1.2。
14.在一些实施例中，在所述检测所述多个存储状态中的目标存储状态的阈值电压偏移值之前，所述方法还包括：对所述多个目标存储单元施加预编程电压，以进行预编程操作。
15.在一些实施例中，在所述预编程操作之前，所述目标存储状态为擦除状态。
16.在一些实施例中，所述方法还包括：根据初始擦除电压和所述擦除电压的补偿值，确定补偿擦除电压；基于所述补偿擦除电压，进行擦除操作。
17.本公开实施例的第二方面提供了一种存储器，所述存储器包括：存储单元阵列，所述存储单元阵列包括多个存储单元；每个所述存储单元具有多个存储状态中的任意一个存储状态；
18.外围电路，所述外围电路耦合到所述存储单元阵列；所述外围电路被配置为：
19.检测所述多个存储状态中的目标存储状态的阈值电压偏移值；
20.根据所述目标存储状态的所述阈值电压偏移值，确定所述目标存储状态对应的擦除电压的补偿值。
21.在一些实施例中，所述外围电路具体被配置为：基于读取电压对多个目标存储单元进行读取操作，获取验证错误位计数；根据所述验证错误位计数，确定导通存储单元的数量；所述导通存储单元为所述多个目标存储单元中阈值电压小于所述读取电压的存储单元；根据所述导通存储单元的数量，确定所述目标存储状态的实际阈值电压。
22.在一些实施例中，所述外围电路具体被配置为：响应于所述导通存储单元的数量小于预设值，以第一步长逐步增大所述读取电压，直至所述导通存储单元的数量大于或等于所述预设值；响应于所述导通存储单元的数量大于或等于所述预设值，根据当前读取电压确定所述目标存储状态的实际阈值电压。
23.在一些实施例中，所述外围电路具体被配置为：根据所述目标存储状态的所述当前读取电压与初始读取电压的差值，确定所述目标存储状态的阈值电压偏移值；所述初始读取电压为所述目标存储状态的理论阈值电压的最小值。
24.在一些实施例中，所述外围电路具体被配置为：根据所述目标存储状态的所述当前读取电压与所述初始读取电压的差值，确定所述目标存储状态对应的擦除电压的补偿值。
25.在一些实施例中，所述擦除电压的补偿值和所述当前读取电压与所述初始读取电压之间的差值的比值的范围为0.8-1.2。
26.在一些实施例中，所述外围电路还被配置为：在所述检测所述多个存储状态中的目标存储状态的阈值电压偏移值之前，对所述多个目标存储单元施加预编程电压，以进行预编程操作。
27.在一些实施例中，在所述预编程操作之前，所述目标存储状态为擦除状态。
28.在一些实施例中，所述外围电路还被配置为：根据初始擦除电压和所述擦除电压的补偿值，确定补偿擦除电压；基于所述补偿擦除电压，进行擦除操作。
29.本公开实施例的第三方面提供了一种存储器系统，所述存储器系统包括：至少一个上述存储器；以及耦合到所述存储器的控制器。
30.本公开实施例的第四方面提供了一种电子设备，所述电子设备包括上述存储器系统。
31.本公开实施例提供了一种存储器的操作方法、存储器、存储器系统及电子设备。所述存储器包括存储单元阵列和外围电路；所述存储单元阵列包括多个存储单元，每个所述存储单元具有多个存储状态中的任意一个存储状态；所述方法包括：检测所述多个存储状态中的目标存储状态的阈值电压偏移值；根据所述目标存储状态的所述阈值电压偏移值，确定所述目标存储状态对应的擦除电压的补偿值。本公开通过基于目标存储状态的阈值电压偏移值来确定目标存储状态对应的擦除电压的补偿值，通过擦除电压的补偿值进行擦除操作可以提高擦除效率，进而提高存储器的可靠性。
附图说明
32.图1为本公开根据一示例性实施例示出的一种存储器系统的块图；
33.图2a为本公开根据一示例性实施例示出的一种存储器卡的示意图；
34.图2b为本公开根据一示例性实施例示出的一种固态驱动器(ssd)的示意图；
35.图3为本公开实施例提供的包括外围电路的示例性存储器的示意图；
36.图4为本公开实施例提供的包括存储串的示例性存储单元阵列的截面的示意图；
37.图5为本公开实施例提供的包括存储单元阵列和外围电路的示例性存储装置的块图；
38.图6为本公开实施例提供的一种擦除方法的示意图；
39.图7为本公开实施例提供的一种擦除操作的脉冲示意图；
40.图8a为本公开实施例提供的一种施加擦除电压的次数变化的示意图；
41.图8b为本公开实施例提供的一种擦除时间变化的示意图；
42.图9为本公开实施例提供的一种vgvt的变化示意图；
43.图10为本公开实施例提供的一种目标存储状态的阈值电压的变化示意图；
44.图11为本公开实施例提供的一种vwvt的变化示意图；
45.图12为本公开实施例提供的一种存储器的操作方法的流程示意图；
46.图13为本公开实施例提供的一种存储器的操作方法的具体的流程示意图；
47.图14为本公开实施例提供的一种目标存储状态的阈值电压分布示意图；
48.图15a为本公开实施例提供的另一种施加擦除电压的次数变化的示意图；
49.图15b为本公开实施例提供的另一种擦除时间变化的示意图。
具体实施方式
50.下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
51.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然
而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
52.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
53.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
54.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
55.参考图1，图1为本公开根据一示例性实施例示出的一种存储器系统的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有存储器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器104和控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
56.存储器104可以是本公开中公开的任何存储器。如下文详细公开的，存储器104(例如，nand闪存存储器(例如，三维(3d)nand闪存存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
57.根据一些实施例，控制器106耦合到存储器104和主机108，并且被配置为控制存储器104。控制器106可以管理存储在存储器104中的数据，并且与主机108通信。在一些实施例中，控制器106被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施例中，控制器106被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施例中，控制器106还被配置为处理关于从存储器104读取的或者
被写入到存储器104的数据的纠错码(ecc)。控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
58.控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，控制器106和单个存储器104可以集成到存储器卡202中。存储器卡202可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，控制器106和多个存储器104可以集成到ssd206中。ssd206还可以包括将ssd206与主机(例如，图1中的主机108)耦合的ssd连接器208。在一些实施例中，ssd206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
59.图3示出了根据本公开内容的一些方面的包括外围电路的示例性存储器300的示意性电路图。存储器300可以是图1中的存储器104的示例。存储器300可包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是nand闪存单元阵列，其中存储单元306以各自在衬底(未示出)上方垂直延伸的nand存储串308的阵列的形式来提供。在一些实施方式中，每个nand存储串308包括串联耦合且垂直堆叠的多个存储单元306。每个存储单元306可保持连续模拟值，例如电压或电荷，其取决于在存储单元306的区域内俘获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅型存储单元，或者是包括电荷俘获晶体管的电荷俘获型存储单元。
60.每个所述存储单元306具有多个存储状态中的任意一个存储状态。具体而言，每个存储单元306可被配置为以2n个存储状态中的一个存储状态存储n位数据，其中，n为大于0的自然数。该2n个存储状态包括擦除状态和2
n-1个非擦除状态。在一些实施方式中，每个存储单元306是具有两个可能存储状态(电平)且因此可存储一位数据的单电平单元(slc)。例如，第一存储状态“0”可对应于第一阈值电压范围，而第二存储状态“1”可对应于第二阈值电压范围。在一些实施方式中，每个存储单元306是能够以多于四个存储状态(电平)存储多于单个位的数据的xlc。在一个示例中，通过将三个可能的标称存储值中的一个写入到mlc存储单元来进行编程操作，以将该mlc存储单元从擦除状态编程至三个可能的编程电平(例如，01、10和11)中的一个。第四标称存储值可用于表示擦除状态(例如，00)。
61.如图3中所示，每个nand存储串308还可包括在其源极端处的源极选择栅极(ssg)晶体管310和在其漏极端处的漏极选择栅极(dsg)晶体管312。ssg晶体管310和dsg晶体管312可被配置为在读取和编程操作期间启动选定的nand存储串308(阵列的列)。在一些实施方式中，同一存储块304中的nand存储串308的源极通过同一源极线(sl)314(例如，共同的sl)耦合。换言之，根据一些实施方式，同一存储块304中的所有nand存储串308具有阵列共源极(acs)。根据一些实施方式，每个nand存储串308的漏极耦合到相应位线316，可经由输
出总线(未图示)从所述相应位线读取或写入数据。在一些实施方式中，每个nand存储串308被配置为通过经由一条或多条dsg线313将选择电压或取消选择电压施加到相应dsg晶体管312的栅极和/或通过经由一条或多条ssg线315将选择电压或取消选择电压施加到相应ssg晶体管310的栅极而被选择或取消选择。
62.如图3中所示，nand存储串308可被组织成多个存储块304，每个存储块可具有例如耦合到acs的公共源极线314。在一些实施方式中，每个存储块304是用于擦除操作的基本数据单位，即，同时擦除同一存储块304上的所有存储单元306。为了擦除选定存储块304中的存储单元306，可以用擦除电压(vers)(例如，高正偏压(例如，20v或更大))来偏置耦合到选定存储块304以及与选定存储块304在同一平面中的未选定存储块304的源极线314。邻近nand存储串308的存储单元306可通过字线318耦合，所述字线选择存储单元306的哪一行受读取和编程操作影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，其是用于读取和编程操作的基本数据单位。以位为单位的一页320的大小可与一个存储块304中由字线318耦合的nand存储串308的数量相关。每条字线318可包括在相应页320中的每个存储单元306处的多个控制栅极(栅电极)和耦合控制栅极的栅极线。
63.如图3所示，存储单元阵列301可以包括在每个存储块304中的多行和多列中的存储单元306的阵列。根据一些实施方式，一行存储单元306对应于一个或多个页320，且一列存储单元对应于一个nand存储串308。多行存储单元306可以分别耦合到字线318，并且多列存储单元306可以分别耦合到位线316。外围电路302可通过位线316和字线318耦合到存储单元阵列301。
64.图4示出了根据本公开的一些方面的包括nand存储串308的示例性存储单元阵列301的截面的示意图。如图4中所示，nand存储串308可以在衬底402上方垂直地延伸穿过存储堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他合适的材料。
65.存储堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括围绕存储单元306的控制栅极，并且可以在存储堆叠层404的顶部处横向地延伸作为dsg线313、在存储堆叠层404的底部处横向地延伸作为ssg线315、或者在dsg线313与ssg线315之间横向地延伸作为字线318。
66.如图4中所示，nand存储串308包括垂直地延伸穿过存储堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层
422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。
67.根据一些实施方式，如图4中所示，阱414(例如，p阱和/或n阱)形成在衬底402中，并且nand存储串308的源极端与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，nand存储串308的源极)。在一些实施方式中，nand存储串308还包括在nand存储串308的漏极端处的沟道插塞416。应当理解，尽管在图4中未示出，但是可以形成存储单元阵列301的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
68.返回参考图3，外围电路302可以通过位线316、字线318、源极线314、ssg线315和dsg线313耦合到存储单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、ssg线315和dsg线313将电压信号和/或电流信号施加到每个目标存储单元306以及从每个目标存储单元306感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
69.页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储单元阵列301读取数据以及向存储单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个nand存储串308。
70.行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的存储块304并且选择/取消选择存储块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动ssg线315和dsg线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线318的存储单元306执行擦除操作。电压发生器510可以被配置为由控制逻辑单元512控制，并且生成要被供应到存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
71.控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元512，以及缓冲从控制逻辑单
元512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储单元阵列301或从存储单元阵列301中继或缓冲数据。
72.图6为本公开实施例提供的一种擦除方法的示意图。如图6所示，在步骤601中，对存储块中的存储单元进行预编程。
73.这里，在对存储块进行擦除前，需要先对存储块中的存储单元进行预编程，主要是考虑到存储块中一部分存储单元可能已经写入数据，即处于非擦除状态，而另一部分存储单元可能未写入任何数据，即处于擦除状态，当对未写入数据的存储单元进行擦除时，容易产生过擦除，进而损坏存储单元。
74.为了避免擦除操作中对未写入任何数据的存储单元的过擦除，在擦除操作之前，对存储块中的存储单元进行预编程，以使得存储块中的所有存储单元都处于非擦除状态。在一些实施例中，预编程操作可以只对存储块中处于擦除状态的存储单元进行，并且通过预编程操作将其编程为非擦除状态中最低的存储状态，以减少预编程的时间，进而减少擦除操作的时间。例如，对于qlc存储单元，每个qlc存储单元可以具有p0-p15中的任一个存储状态，预编程操作可以将处于p0(擦除状态)的存储单元编程至p1。
75.在步骤602中，对存储块进行擦除操作。
76.这里，对存储块施加擦除电压，以对存储块进行擦除操作。
77.在步骤603中，验证擦除操作是否成功。
78.这里，对存储块中的存储单元的字线施加验证电压，基于存储单元的阈值电压与验证电压之间的关系，来判断擦除操作是否成功。如果判断擦除操作失败，则执行步骤604；如果判断擦除操作成功，则执行步骤605。
79.若存储单元的阈值电压大于或等于验证电压，则判断擦除操作失败，执行步骤604，以一定步进量增大擦除电压，并继续执行步骤602，基于增大后的擦除电压再次对存储块进行擦除操作，并验证擦除操作是否成功。
80.若存储单元的阈值电压小于验证电压，则判断擦除操作成功，执行步骤605，结束本次擦除操作。
81.这里采用增量步进脉冲式擦除(incremental step pulse erase，ispe)的方式进行擦除操作，即初始的擦除电压和步进量(ispe step)是固定的，擦除电压按照一个步进量从初始的擦除电压逐渐增加，每一个擦除电压施加之后都进行一次擦除验证(erase verify)。
82.在一些实施例中，若擦除操作的失败次数大于预定次数，则停止对存储块进行擦除操作。由于在存储器的使用过程中，存储器中的存储单元可能会出现一定的损坏，而损坏的存储单元可能无法将其成功擦除，因此可以设置擦除操作失败的上限次数，即预设次数，若擦除操作的失败次数大于预定次数即停止进行擦除操作，可以避免对损坏的存储单元的反复无效擦除，从而缩短擦除时间。
83.结合图7，图7为本公开实施例提供的一种擦除操作的脉冲示意图。如图7所示，横轴为时间，纵轴为电压，在第一擦除阶段701中，施加擦除电压以对存储块进行擦除操作。然后在第一验证阶段702，施加验证电压，以验证擦除操作是否成功。若擦除操作失败，则将擦除电压增大v
step
后再次进行擦除操作，直至擦除操作成功。这里，v
step
即为擦除电压的步进
量。
84.然而，在存储器的使用过程中，随着擦/写循环(erase/program cycle)次数增多，存储单元的隧穿层会因为多次的电子隧穿而产生缺陷，这些缺陷使得擦除操作中电子从存储单元的电荷捕获层被释放的速率变慢，导致擦除速度降低，进而增加擦除时间。在另一些实施例中，存储单元的隧穿层产生的缺陷会束缚住部分电子，使得在擦除过程中注入空穴时需要优先复合缺陷处的电子，从而导致擦除速度变慢。例如，随着擦/写循环次数增多，一个完整的擦除操作所需要施加的擦除电压的次数增加，也即是，将存储块擦除成功所需要施加的擦除电压的次数增加，进而会增加擦除时间。其中，完整的擦除操作包括将存储块成功擦除所需的全部擦除-验证循环。
85.图8a为本公开实施例提供的一种施加擦除电压的次数变化的示意图，如图8a所示，横轴为擦/写循环次数，纵轴为施加擦除电压的次数。需要说明的是，纵轴中施加擦除电压的次数表示多次试验结果的平均值。随着擦/写循环次数的增加，导致存储单元的隧穿层产生缺陷，而这些缺陷在使得擦除操作中电子从存储单元的电荷捕获层被释放的速率变慢的同时，也使得编程操作中电子被存储单元的电荷捕获层所捕获的速率变快，会导致擦除速度变慢，而编程速度变快。擦除速度的变慢会使得一个完整的擦除操作所需要施加的擦除电压的次数增多，例如，在存储单元的擦/写循环次数为10000次时，一个完整的擦除操作只需要施加4次擦除电压，也即是需要对擦除电压增大3次才能实现成功擦除，而当该存储单元的擦/写循环次数为100000次(相当于常规的slc存储单元的寿命尽头)时，一个完整的擦除操作需要施加6次擦除电压，也即是需要对擦除电压增大5次才能实现成功擦除。
86.图8b为本公开实施例提供的一种擦除时间变化的示意图。如图8b所示，横轴为擦/写循环次数，纵轴为擦除时间。需要说明的是，纵轴中的擦除时间表示的是多次试验结果的平均擦除时间。如前所述，随着擦/写循环次数的增加，擦除速度会变慢，进而导致一个完整的擦除操作所需要的擦除时间也会增加，例如，在存储单元的擦/写循环次数为10000次时，一个完整的擦除操作只需要约6.8ms，而当该存储单元的擦/写循环次数为100000次时，一个完整的擦除操作需要约9.7ms。可知，随着擦/写循环次数的增加，一个完整的擦除操作所需要施加的擦除电压的次数以及擦除时间都会显著增加。
87.图9为本公开实施例提供的一种vgvt的变化示意图。如图9所示，横轴为擦/写循环次数，纵轴为vgvt，单位为毫伏(mv)。其中，vgvt＝vg-vt，vg是指施加在存储单元上的编程/预编程电压，vt是指基于vg对存储单元进行编程/预编程之后的存储单元的阈值电压。如前所述，随着擦/写循环次数的增多，存储单元的编程速度会变快，结合图9所示，随着擦/写循环次数的增多，vgv t减小。这里的vgvt减小表示，在假定vg不变，也即是编程/预编程电压不变时，对于擦/写循环次数越多的存储单元，编程/预编程之后的该存储单元的阈值电压会越大；或者，在假定vt不变时，也即是，为了使编程/预编程后的存储单元的阈值电压保持不变，对于擦/写循环次数越多的存储单元，施加在其上的编程/预编程电压vg就需要越小。
88.示例性地，图10为本公开实施例提供的一种目标存储状态的阈值电压的变化示意图。如图10所示，横轴为擦/写循环次数，纵轴为目标存储状态的阈值电压。需要说明的是，任一存储状态对应的阈值电压分布均满足正态分布，该存储状态对应的阈值电压分布的最左侧为其最小值，该存储状态对应的阈值电压分布的最右侧为其最大值。这里，图10中目标存储状态的阈值电压是指目标存储状态对应的阈值电压分布中的最小值。结合图9和图10，
在施加的编程/预编程电压vg不变的情况下，随着擦/写循环次数的增多，vgvt减小，也即是，目标存储状态的阈值电压增大。例如，相比于擦/写循环次数为10k次的存储单元，擦/写循环次数为100k的存储单元的阈值电压增大约350mv。
89.图11为本公开实施例提供的一种vwvt的变化示意图。如图11所示，横轴为擦/写循环次数，纵轴为vwvt，单位为毫伏(mv)。其中，vwvt＝vw+vt，vw是指施加在存储单元上的擦除电压，vt是指基于擦除电压vw对存储单元进行擦除操作之后的该存储单元的阈值电压。如前所述，随着擦/写循环次数的增多，存储单元的擦除速度会变慢，结合图11所示，随着擦/写循环次数的增多，vwvt增大。进一步地，结合图9和图11可知，vgvt减小的趋势与vwvt增大的趋势接近，也即是存储单元的编程速度提高的趋势与擦除速度降低的趋势接近。这里的vwvt增大表示，在假定vw不变，也即是擦除电压不变时，对于擦/写循环次数越多的存储单元，擦除操作之后的该存储单元的阈值电压会越大；或者，在假定vt不变时，也即是，为了使擦除操作后的存储单元的阈值电压保持不变，对于擦/写循环次数越多的存储单元，施加在其上的擦除电压vw就需要越大。例如，为了使擦除操作后的存储单元的阈值电压不变，相比于擦/写循环次数为10k次的存储单元，擦/写循环次数为100k的存储单元的擦除电压需增大约400mv。结合图10及图11可知，擦除电压的变化与目标存储状态的阈值电压的变化之间存在关系，例如，目标存储状态的阈值电压增大约350mv，则为了保持擦除操作之后的存储单元的阈值电压不变，擦除电压需要补偿约400mv。
90.为此，本公开实施例提供了一种存储器的操作方法，图12为本公开实施例提供的一种存储器的操作方法的流程示意图，如图12所示，在步骤1201中，检测多个存储状态中的目标存储状态的阈值电压偏移值。其中，目标存储状态可以为多个存储状态中的任一个非擦除状态。例如，对qlc存储单元，p0为其擦除状态，p1-p15为其非擦除状态，则目标存储状态可以为p1-p15中的任一存储状态。任一存储状态对应的阈值电压分布均满足正态分布，目标存储状态的阈值电压是指目标存储状态对应的阈值电压分布中的最小值。目标存储状态的阈值电压偏移值是指目标存储状态的实际阈值电压与理论阈值电压之间的差值，这里，实际阈值电压为实际阈值电压分布中的最小值，理论阈值电压为理论阈值电压分布中的最小值。即目标存储状态的阈值电压偏移值是指实际阈值电压分布中的最小值与理论阈值电压分布中的最小值之间的差值。如前所述，由于擦/写循环次数的增多导致存储单元的隧穿层产生缺陷，而这些缺陷在使得擦除操作中电子从存储单元的电荷捕获层被释放的速率变慢的同时，也使得编程操作中电子被存储单元的电荷捕获层所捕获的速率变快，会导致擦除速度降低，编程速度提高，因此会导致目标存储状态在经过编程/预编程之后的实际阈值电压与理论阈值电压之间存在偏移。
91.在步骤1202中，根据目标存储状态的阈值电压偏移值，确定目标存储状态对应的擦除电压的补偿值。
92.这里，可以根据目标存储状态对应的擦除电压的补偿值对初始擦除电压进行补偿，以得到补偿擦除电压。在另一些实施例中，还可以根据目标存储状态对应的擦除电压的补偿值对后续擦除操作中擦除电压每次增大的步进量进行补偿，以得到补偿后的擦除电压步进量。
93.如前所述，由于擦/写循环次数的增多导致存储单元的隧穿层产生缺陷，这些缺陷使得擦除速度降低，编程速度提高，且经研究发现擦除速度降低的趋势与编程速度提高的
趋势接近。因此，本公开实施例中通过目标存储状态的阈值电压偏移值，来确定擦除电压的补偿值，并基于该擦除电压的补偿值对擦除电压进行补偿，以弥补由于擦/写循环次数增多导致的擦除速度降低的问题。本公开通过基于目标存储状态的阈值电压偏移值来确定目标存储状态对应的擦除电压的补偿值，可以动态调整目标存储状态对应的擦除电压的补偿值，进而利用擦除电压的补偿值来调整初始擦除电压以进行擦除操作。本公开通过利用擦除电压的补偿值直接对初始擦除电压进行调整，可以减少对初始擦除电压的调整次数，也即是，减少擦除操作中所需施加的擦除电压的次数，进而可以减少擦除时间，提高擦除效率。
94.图13为本公开实施例提供的一种存储器的操作方法的具体的流程示意图。如图13所示，在步骤1301中，对多个目标存储单元施加预编程电压，以进行预编程操作。这里的预编程操作与图6中所示的预编程类似，因此不再进行赘述。在一些实施例中，在预编程操作之前，目标存储单元对应的目标存储状态为擦除状态。
95.在步骤1302中，基于读取电压对多个目标存储单元进行读取操作，获取验证错误位计数(verify failure count，vfc)。多个目标存储单元耦合到同一字线上，可以将读取电压v
rd
施加在多个目标存储单元所在的字线上，然后基于每个目标存储单元所在位线上产生的感测电压来确定该目标存储单元是否导通，并将其导通或者未导通的结果存储在该目标存储单元对应的锁存器中。例如，对于每一个目标存储单元产生的感测电压，将其与参考电压进行比较。其中，参考电压可以是基于经验预先设置的。响应于感测电压大于或等于参考电压，则表示该目标存储单元被导通，也即是，该目标存储单元的阈值电压小于读取电压v
rd
，此时，将状态值“1”存储在该目标存储单元对应的锁存器上；响应于感测电压小于参考电压，则表示该目标存储单元未被导通，也即是，该目标存储单元的阈值电压大于读取电压v
rd
，此时，将状态值“0”存储在该目标存储单元对应的锁存器上。
96.进一步地，通过验证错误位计数来计算阈值电压低于读取电压v
rd
的目标存储单元的数量。如前所述，基于目标存储单元导通或者未导通的结果，将状态值“1”或“0”存储在该目标存储单元对应的锁存器上，例如，当状态值“1”表示该目标存储单元被导通(即该目标存储单元的阈值电压小于读取电压)，若存在n个锁存器的状态值为“1”，则将验证错误位计数赋值为n。也即是，验证错误位计数表示多个目标存储单元中阈值电压低于读取电压v
rd
的目标存储单元的数量。
97.在步骤1303中，根据验证错误位计数，确定导通存储单元的数量。导通存储单元为多个目标存储单元中阈值电压小于读取电压的存储单元。
98.这里，导通存储单元的数量即为验证错误位计数的值。
99.在步骤1304中，判断导通存储单元的数量是否大于或等于预设值。该预设值可以是基于经验以及存储器的产品参数来设定的。如果判断导通存储单元的数量小于预设值，则执行步骤1305；如果判断导通存储单元的数量大于或等于预设值，则执行步骤1306。
100.若导通存储单元的数量小于预设值，执行步骤1305，以第一步长逐步增大读取电压，例如，第一步长为v
rd-delta
时，则以v
rd-delta
增大读取电压v
rd
，并基于以第一步长增大后的读取电压(v
rd
+v
rd-delta
)继续执行步骤1302，基于增大后的读取电压再次对多个目标存储单元进行读取操作，并获取验证错误位计数，直至导通存储单元的数量大于或等于预设值。
101.若导通存储单元的数量大于或等于预设值，执行步骤1306，根据当前读取电压确
定目标存储状态的实际阈值电压。当前读取电压是指导通存储单元的数量大于或等于预设值时对应的读取电压。目标存储状态可以为多个存储状态中的任一个非擦除状态。图14为本公开实施例提供的一种目标存储状态的阈值电压分布示意图，如图14所示，目标存储状态的阈值电压分布为正态分布，1404为阈值电压分布中的最小值，也即是目标存储状态的实际阈值电压。根据本公开实施例提供的存储器的操作方法，1401为对多个目标存储单元第一次施加的读取电压v
rd
，接着执行如图13中所示的步骤1302-步骤1304，响应于导通存储单元的数量小于预设值时，以第一步长v
rd-delta
增大读取电压v
rd
，直至导通存储单元的数量大于或等于预设值。例如，当读取电压v
rd
从1401增大至1402时，导通存储单元的数量小于预设值，将读取电压v
rd
从1402再次增大至1403时，导通存储单元的数量大于或等于预设值，则可以将当前的读取电压，也即是1403处的读取电压，近似的作为目标存储状态的实际阈值电压。
102.在步骤1307中，根据目标存储状态的当前读取电压与初始读取电压的差值，确定目标存储状态的阈值电压偏移值。初始读取电压可以设定为目标存储状态的理论阈值电压分布的最小值。也即是，可以基于目标存储状态的理论阈值电压分布的最小值来设置初始读取电压的值。例如，结合图14所示，初始读取电压为1401处的读取电压，当前读取电压为1403处的读取电压。如前所述，当前读取电压可以近似的作为目标存储状态的实际阈值电压，因此可以基于目标存储状态的当前读取电压与初始读取电压的差值即可以确定出目标存储状态的阈值电压偏移值。
103.在步骤1308中，根据目标存储状态的阈值电压偏移值，确定目标存储状态对应的擦除电压的补偿值。
104.如前所示，基于目标存储状态的当前读取电压与初始读取电压的差值可以确定出目标存储状态的阈值电压偏移值。例如，v
rd2
为当前读取电压，v
rd1
为初始读取电压，则目标存储状态的阈值电压偏移值为v
rd2-v
rd1
。进一步地，目标存储状态对应的擦除电压的补偿值为v＝((v
rd2-v
rd1
)/v
rd-delta
)*v
era-delta
。其中，v
rd-delta
为如图13中所示的步骤1305中读取电压每次增大的步长(即第一步长)，v
era-delta
为初始擦除电压每次增大的步长。v
rd1
、v
rd-delta
和v
rd-delta
可以基于经验及存储器的产品参数来确定。在一些实施例中，擦除电压的补偿值v和当前读取电压v
rd2
与初始读取电压v
rd1
之间的差值的比值的范围为0.8-1.2，即v/(v
r d2-v
rd1
)的值约为0.8-1.2。
105.在一些实施例中，根据初始擦除电压和擦除电压的补偿值，确定补偿擦除电压。其中，初始擦除电压可以基于经验及存储器的产品参数来确定。示例性地，v
era1
为初始擦除电压，v为擦除电压的补偿值，则补偿擦除电压v
era
＝v
era1
+v。基于补偿擦除电压v
era
，进行擦除操作，若擦除失败，则以一定步进量增大补偿擦除电压v
era
，直至擦除成功。在一些实施例中，可以将补偿擦除电压作为ispe中的初始的擦除电压，以进行擦除操作。其中，补偿擦除电压v
era
每次增大的步进量与上述初始擦除电压每次增大的步长v
era-delta
可以相同或者不同。擦除操作的具体步骤与图6所示的擦除操作类似，因此不再进行赘述。
106.在一些实施例中，确定补偿擦除电压v
era
之后，可以将补偿擦除电压v
era
存储在寄存器中，以便后续进行擦除操作时可以直接从寄存器中读取补偿擦除电压v
era
以进行擦除操作。换言之，可以不需要在每次擦除操作之前都执行前述确定擦除电压的补偿值进而确定补偿擦除电压的步骤。对于某一存储块而言，可以间隔一定的擦/写循环次数再执行确定
擦除电压的补偿值进而确定补偿擦除电压的步骤。例如，可以每间隔约500次擦/写循环执行一次确定擦除电压的补偿值的步骤，进而可以基于最新的擦除电压的补偿值确定补偿擦除电压。当擦/写循环次数的变化范围较小时，目标存储状态的阈值电压偏移值的变化范围也较小，因此对于该存储块的擦/写循环次数在上述擦/写循环次数的变化范围内时都可以使用相同的补偿擦除电压，而不必在每次擦除操作前都执行确定擦除电压的补偿值进而确定补偿擦除电压的步骤，进而可以进一步地提高编程/擦除效率。
107.图15a为本公开实施例提供的另一种施加擦除电压的次数变化的示意图。如图15a所示，横轴表示擦/写循环次数，纵轴表示一个完整的擦除操作所需要施加的擦除电压的次数。需要说明的是，纵轴所指的施加擦除电压的次数是多次试验结果的平均值。曲线1501表示采用如图6所示的擦除方法进行擦除操作时，施加擦除电压的次数与擦/写循环次数的关系；曲线1502表示采用如图13所示的存储器的操作方法进行擦除操作时，施加擦除电压的次数与擦/写循环次数的关系。可知，采用图6所示擦除方法进行擦除时，相比于擦/写循环次数为10000的存储单元，擦/写循环次数为100000的存储单元的一个完整的擦除操作所需要施加的擦除电压的次数增加了近2次；而采用图13所示的存储器的操作方法进行擦除操作时，随着擦/写循环次数的变化，施加擦除电压的次数的变化基本不超过1，变化幅度很小。因此，本公开实施例提供的存储器的操作方法，可以有效的减少擦除操作所需要施加的擦除电压的次数，提高擦除效率，进而提高存储器的可靠性。
108.图15b为本公开实施例提供的另一种擦除时间变化的示意图，如图15b所示，横轴表示擦/写循环次数，纵轴表示擦除时间。需要说明的是，纵轴所指的擦除时间是多次试验结果的平均值。曲线1503表示采用如图6所示的擦除方法进行擦除操作时，擦除时间与擦/写循环次数的关系；曲线1504表示采用图13所示的存储器的操作方法进行擦除操作时，擦除时间与擦/写循环次数的关系。可知，采用图6所示的擦除方法进行擦除时，相比于擦/写循环次数为10000的存储单元，擦/写循环次数为100000的存储单元的擦除时间增加了约3ms；而采用图13所示的存储器的操作方法进行擦除操作时，随着擦/写循环次数的变化，擦除时间的变化很小，基本不超过2ms。因此，本公开实施例提供的存储器的操作方法，可以有效的减少擦除时间，提高擦除效率。
109.进一步地，本公开实施例提供的存储器的操作方法中，确定擦除电压的补偿值进而确定补偿擦除电压所需的时间远小于传统方法中增大一次擦除电压并进行擦除操作所需要的时间，例如，图6所示增大一次擦除电压并进行擦除操作需要耗时约1ms，而图13所示增大一次读取电压并进行读取操作以及获取验证错误位计数仅耗时约35us。因此本公开可以减少擦除时间，提高擦除效率。
110.本公开实施例还提供了一种存储器，如图3所示，存储器300包括存储单元阵列301和外围电路302。存储单元阵列301包括多个存储单元；每个存储单元具有多个存储状态中的任意一个存储状态；外围电路302耦合到存储单元阵列301。
111.外围电路302被配置为：检测多个存储状态中的目标存储状态的阈值电压偏移值；根据目标存储状态的阈值电压偏移值，确定目标存储状态对应的擦除电压的补偿值。
112.在一些实施例中，外围电路302具体被配置为：基于读取电压对多个目标存储单元进行读取操作，获取验证错误位计数；根据验证错误位计数，确定导通存储单元的数量；导通存储单元为多个目标存储单元中阈值电压小于读取电压的存储单元；根据导通存储单元
的数量，确定目标存储状态的实际阈值电压。
113.在一些实施例中，外围电路302具体被配置为：响应于导通存储单元的数量小于预设值，以第一步长逐步增大读取电压，直至导通存储单元的数量大于或等于预设值；响应于导通存储单元的数量大于或等于预设值，根据当前读取电压确定目标存储状态的实际阈值电压。
114.在一些实施例中，外围电路302具体被配置为：根据目标存储状态的当前读取电压与初始读取电压的差值，确定目标存储状态的阈值电压偏移值；初始读取电压为目标存储状态的理论阈值电压的最小值。
115.在一些实施例中，外围电路302具体被配置为：根据目标存储状态的当前读取电压与初始读取电压的差值，确定目标存储状态对应的擦除电压的补偿值。
116.在一些实施例中，擦除电压的补偿值和当前读取电压与初始读取电压之间的差值的比值的范围为0.8-1.2。
117.在一些实施例中，外围电路302还被配置为：在检测多个存储状态中的目标存储状态的阈值电压偏移值之前，对多个目标存储单元施加预编程电压，以进行预编程操作。
118.在一些实施例中，在预编程操作之前，目标存储状态为擦除状态。
119.在一些实施例中，外围电路302还被配置为：根据初始擦除电压和擦除电压的补偿值，确定补偿擦除电压；基于补偿擦除电压，进行擦除操作。
120.本公开实施例还提供了一种电子设备，该电子设备包括如图1所示的存储器系统。
121.在一些实施例中，上述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
122.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
123.本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
124.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。