1.本发明涉及一种存储器控制技术，尤其涉及一种解码方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：2.移动电话、平板计算机及笔记本计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。3.为了确保数据的正确性，存储在可复写式非易失性存储器模块中的数据可能经过编码。当从可复写式非易失性存储器模块读取数据时，所读取的数据可被解码以更正错误。然而，如何提高从可复写式非易失性存储器模块中读取的数据的解码效率，实为相关领域的技术人员所致力研究的课题。技术实现要素：4.本发明提供一种解码方法、存储器存储装置及存储器控制电路单元，可提高从可复写式非易失性存储器模块中读取的数据的解码效率。5.本发明的范例实施例提供一种解码方法，其用于可复写式非易失性存储器模块，所述解码方法包括：发送至少一读取指令序列，其中所述至少一读取指令序列指示读取所述可复写式非易失性存储器模块中的第一实体单元；接收所述可复写式非易失性存储器模块的回应数据，其中所述回应数据包括多个识别比特，且所述多个识别比特反映所述第一实体单元中的第一存储单元所在的第一位线在放电过程中的电压变化；根据所述多个识别比特决定对应于所述第一存储单元的解码参数；以及根据所述解码参数解码从所述第一存储单元读取的数据。6.在本发明的一范例实施例中，所述多个识别比特反映在所述第一位线的所述放电过程中的不同时间点对所述第一位线的电压状态的多个感测结果。7.在本发明的一范例实施例中，所述放电过程包括预充电后的所述第一位线的放电过程。8.在本发明的一范例实施例中，所述至少一读取指令序列带有至少一时间参数，且所述至少一时间参数用以控制所述多个识别比特的至少其中之一的感测时间点。9.在本发明的一范例实施例中，所述多个识别比特包括第一识别比特，所述至少一时间参数包括第一时间参数，且所述第一时间参数对应所述第一识别比特的感测时间点与所述第一位线的放电起始时间点之间的时间差。10.在本发明的一范例实施例中，所述至少一时间参数的总数正相关于所述多个识别比特的总数。11.在本发明的一范例实施例中，根据所述多个识别比特决定对应于所述第一存储单元的所述解码参数的步骤包括：响应于所述多个识别比特符合第一条件，将对应于所述第一存储单12.元的所述解码参数设定为第一值；以及响应于所述多个识别比特符合第二条件，将对应于所5述第一存储单元的所述解码参数设定为第二值，且所述第一值不同于所述第二值。13.本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器14.控制电路单元用以：发送至少一读取指令序列，其中所述至少一读取指令序列指示读取所述0可复写式非易失性存储器模块中的第一实体单元；接收所述可复写式非易失性存储器模块的回应数据，其中所述回应数据包括多个识别比特，且所述多个识别比特反映所述第一实体单元中的第一存储单元所在的第一位线在放电过程中的电压变化；根据所述多个识别比特决定对应于所述第一存储单元的解码参数；以及根据所述解码参数解码从所述第一存储单元读取的数据。15.5在本发明的一范例实施例中，所述存储器控制电路单元根据所述多个识别比特决定对应16.于所述第一存储单元的所述解码参数的操作包括：响应于所述多个识别比特符合第一条件，将对应于所述第一存储单元的所述解码参数设定为第一值；以及响应于所述多个识别比特符合第二条件，将对应于所述第一存储单元的所述解码参数设定为第二值，且所述第一值不同于所述第二值。17.0本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存18.储器模块。所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述19.错误检查与校正电路。所述存储器管理电路用以：发送至少一读取指令序列，其中所述至少5一读取指令序列指示读取所述可复写式非易失性存储器模块中的第一实体单元；接收所述可20.复写式非易失性存储器模块的回应数据，其中所述回应数据包括多个识别比特，且所述多个识别比特反映所述第一实体单元中的第一存储单元所在的第一位线在放电过程中的电压变化；21.以及根据所述多个识别比特决定对应于所述第一存储单元的解码参数，并且所述错误检查与校正电路用以根据所述解码参数解码从所述第一存储单元读取的数据。22.0在本发明的一范例实施例中，所述存储器管理电路根据所述多个识别比特决定对应于所23.述第一存储单元的所述解码参数的操作包括：响应于所述多个识别比特符合第一条件，将对应于所述第一存储单元的所述解码参数设定为第一值；以及响应于所述多个识别比特符合第二条件，将对应于所述第一存储单元的所述解码参数设定为第二值，且所述第一值不同于所述第二值。24.5基于上述，在发送至少一读取指令序列以指示读取可复写式非易失性存储器模块中的第25.一实体单元后，来自可复写式非易失性存储器模块的回应数据可被接收。特别是，所述回应数据可包括多个识别比特，且所述多个识别比特反映第一实体单元中的第一存储单元所在的第一位线在放电过程中的电压变化。根据所述多个识别比特，对应于第一存储单元的解码参数可被决定。然后，从第一存储单元读取的数据可根据所述解码参数而被解码。由此，可有效提高从可复写式非易失性存储器模块中读取的数据的解码效率。附图说明26.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；27.图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；28.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；29.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；30.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；31.图6是根据本发明的一范例实施例所示出的存储单元的临界电压分布的示意图；32.图7是根据本发明的范例实施例所示出的目标存储单元所在的位线在放电过程中的电压变化的示意图；33.图8是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图；34.图9是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图；35.图10是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图；36.图11是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图；37.图12是根据本发明的范例实施例所示出的解码方法的流程图。具体实施方式38.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。39.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。40.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出advancedtechnologyattachment,sata)标准、并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。51.存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。52.可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell,tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell,qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。53.可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。54.在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit,lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit,msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。55.在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体块(block)。56.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。57.请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。58.在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。59.在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。60.在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。61.主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于pciexpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于sata标准、pata标准、ieee1394标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。62.存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。63.在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。64.错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。65.缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。66.在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。67.图6是根据本发明的一范例实施例所示出的存储单元的临界电压分布的示意图。68.请参照图6，横轴代表存储单元的临界电压，而纵轴代表存储单元个数。例如，图6可表示可复写式非易失性存储器模块43中的一个实体单元(亦称为第一实体单元)中各个存储单元的临界电压。例如，第一实体单元可包括一或多个实体程序化单元。69.假设状态610对应于比特“1”并且状态620对应于比特“0”。当某一个存储单元的临界电压属于状态610时，此存储单元所存储的是比特“1”。相反地，若某一个存储单元的临界电压属于状态620时，此存储单元所存储的是比特“0”。须注意的是，在本范例实施例中，临界电压分布中的一个状态对应至一个比特值，并且存储单元的临界电压分布有两种可能的状态。然而，在其他范例实施例中，临界电压分布中的每一个状态也可以对应至多个比特值并且存储单元的临界电压的分布也可能有四种、八种或其他任意个状态。此外，本发明也不限制每一个状态所代表的比特。例如，在图6的另一范例实施例中，状态610也可以对应于比特“0”，而状态620则对应于比特“1”。70.当要从可复写式非易失性存储器模块43读取数据时，存储器管理电路51可发送读取指令序列至可复写式非易失性存储器模块43。此读取指令序列用以指示可复写式非易失性存储器模块43使用至少一个读取电压电平读取第一实体单元以获得第一实体单元所存储的数据。例如，根据此读取指令序列，可复写式非易失性存储器模块43可使用图6中的读取电压电平601来读取第一实体单元中的至少一存储单元。若某一个存储单元中的临界电压小于读取电压电平601，则此存储单元可被导通，并且存储器管理电路51可读到比特“1”。或者，若某一存储单元的临界电压大于读取电压电平601，则此存储单元可不被导通，并且存储器管理电路51可读到比特“0”。71.图7是根据本发明的范例实施例所示出的目标存储单元所在的位线在放电过程中的电压变化的示意图。72.请参照图7，一般来说，在接收到读取指令序列后，根据此读取指令序列，可复写式非易失性存储器模块43可先对待读取的存储单元(亦称为目标存储单元)所在的位线(亦称为目标位线)执行预充电(pre-charging)，以将此读取指令序列所指示读取的存储单元(即目标存储单元)所在的位线(即目标位线)的电压(亦称为位线电压)充电至预设电压值v(bl)。在完成对目标位线的预充电后，在时间点t(0)，可复写式非易失性存储器模块43可施加读取电压(例如图6的读取电压电平601)至目标存储单元所在的字线(亦称为目标字线)。同时，可复写式非易失性存储器模块43可对目标位线进行放电。在放电过程中，目标位线的电压可能会逐渐降低。一般来说，若所施加的读取电压小于目标存储单元的临界电压，则目标存储单元不被此读取电压导通。在目标存储单元未被此读取电压导通的情况下，目标位线的电压可能会在放电过程中因漏电流的影响而缓慢下降(如图7的曲线710所示)。然而，若所施加的读取电压不小于目标存储单元的临界电压，则目标存储单元可被此读取电压导通。在目标存储单元被此读取电压导通的情况下，目标位线的电压可能会在放电过程中快速下降(如图7的曲线720所示)。在一范例实施例中，时间点t(0)亦称为位线的放电起始时间点。73.在经过一段时间(例如δt(s))的放电后，在时间点t(s)，可复写式非易失性存储器模块43可对目标位线进行电压状态的感测并获得感测结果。特别是，此感测结果可反映出目标位线在经过一段时间(例如δt(s))的放电后的电压状态。例如，此感测结果可反映出，在经过一段时间(例如δt(s))的放电后，目标位线的电压是否大于决策电压(亦称为感测电压)v(jud)。然后，可复写式非易失性存储器模块43可将对应于此感测结果的回应数据回传给存储器管理电路51。根据此回应数据，存储器管理电路51可获得目标存储单元当前的数据存储状态(例如是存储比特“0”或“1”)。74.在一范例实施例中，假设目标位线在放电过程中的电压变化以曲线710来表示。在时间点t(s)对目标位线进行电压状态的感测后，所取得的感测结果可反映出目标位线在时间点t(s)的电压大于决策电压v(jud)(等同于目标存储单元未被读取电压导通)。根据此感测结果，可复写式非易失性存储器模块43可将带有比特“0”的回应数据回传给存储器管理电路51。根据此回应数据，存储器管理电路51可判定目标存储单元的临界电压属于图6的状态620且目标存储单元可能是存储比特“0”。75.或者，在一范例实施例中，假设目标位线在放电过程中的电压变化以曲线720来表示。在时间点t(s)对目标位线进行电压状态的感测后，所取得的感测结果可反映出目标位线在时间点t(s)的电压小于决策电压v(jud)(等同于目标存储单元可被读取电压导通)。根据此感测结果，可复写式非易失性存储器模块43可将带有比特“1”的回应数据回传给存储器管理电路51。根据此回应数据，存储器管理电路51可判定目标存储单元的临界电压属于图6的状态610且目标存储单元可能是存储比特“1”。76.请回到图6，在一范例实施例中，状态610与状态620之间包含一个重叠区域630(在图6中以斜线标记)。重叠区域630表示在第一实体单元中有一些存储单元所存储的应该是比特“1”(属于状态610)，但其临界电压大于所施加的读取电压电平601；并且，在第一实体单元中有一些存储单元所存储的应该是比特“0”(属于状态620)，但其临界电压小于所施加的读取电压电平601。换言之，通过施加读取电压电平601所读取的数据中，有部份的比特会有错误。77.一般来说，若第一实体单元中的大部分的存储单元的使用时间很短(例如，数据在第一实体单元中存放时间不长)和/或第一实体单元中的大部分存储单元的使用频率很低(例如，存储单元的读取计数、写入计数和/或抹除计数不高)，重叠区域630的面积通常很小，甚至可能不存在重叠区域630(即状态610与620不重叠)。或者，若存储器存储装置10才刚出厂，则重叠区域630通常不存在。若重叠区域630的面积很小，通过施加读取电压电平601而从第一实体单元读取到的数据中的错误比特往往较少。78.然而，随着可复写式非易失性存储器模块43的使用时间和/或使用频率增加，重叠区域630的面积可能逐渐加大。例如，若第一实体单元的使用时间很长(例如，数据在第一实体单元中存放时间很长)和/或第一实体单元中大部分存储单元的使用频率很高(例如，存储单元的读取计数、写入计数和/或抹除计数很高)，则重叠区域630的面积可能会变大(例如，状态610与620会变更平坦和/或状态610与620彼此更靠近)。若重叠区域630的面积很大，则通过施加读取电压电平601而从第一实体单元读取到的数据中的错误比特可能较多。79.在一范例实施例中，在从可复写式非易失性存储器模块43接收所读取的数据后，错误检查与校正电路54可解码所读取的数据，以尝试更正该数据中的错误。例如，错误检查与校正电路54可支援低密度奇偶检查(low-densityparity-check,ldpc)码。例如，错误检查与校正电路54可利用低密度奇偶检查码来编码与解码数据。然而，在另一范例实施例中，错误检查与校正电路54亦可以支援bch码、回旋码(convolutionalcode)、涡轮码(turbocode)等等，本发明不加以限制。80.在一范例实施例中，错误检查与校正电路54可使用特定的解码参数来辅助对数据进行解码。以低密度奇偶检查码为例，此解码参数可包括对数似然比(loglikelihoodratio,llr)。例如，在解码操作中，错误检查与校正电路54可使用对数似然比来对所读取的数据进行解码。或者，在另一范例实施利中，错误检查与校正电路54也可使用其他类型的解码参数来解码数据，本发明不加以限制。81.在一范例实施例中，所述解码参数可包括可靠度信息。以对数似然比作为可靠度信息的范例，若某一个数据比特所对应的对数似然比(可能是正或负的)的绝对值越大，表示此数据比特的可靠度越高，且此数据比特当前的比特值有越高的机率被视为是正确的。反之，若某一个数据比特所对应的对数似然比的绝对值越小，则表示此数据比特的可靠度越低，且此数据比特当前的比特值有越高的机率被视为是错误的。若某一数据比特被视为是错误的，则错误检查与校正电路54可在当前的解码操作中更正此错误，例如改变该数据比特的比特值。须注意的是，所述解码参数还可包括其他类型的可靠度信息，视错误检查与校正电路54所采用的编/解码算法而定。82.须注意的是，随着可复写式非易失性存储器模块43的使用时间、使用频率增加、图6的重叠区域630改变或环境温度变化，持续使用预设的解码参数来解码数据会导致错误检查与校正电路54的解码能力、错误更正能力和/或解码效率下降。因此，在内外环境都可能改变的情况下，有必要动态调整所述解码参数，以提高错误检查与校正电路54的解码能力、错误更正能力和/或解码效率。83.在一范例实施例中，存储器管理电路51可发送至少一读取指令序列至可复写式非易失性存储器模块43。所述至少一读取指令序列可指示可复写式非易失性存储器模块43对特定的实体单元(即第一实体单元)进行数据读取。在发送所述至少一读取指令序列后，存储器管理电路51可接收来自可复写式非易失性存储器模块43的回应数据。此回应数据可包括多个识别比特。特别是，此些识别比特可反映第一实体单元中的特定存储单元(亦称为第一存储单元)所在的位线(亦称为第一位线)在放电过程中的电压变化。或者，从另一角度而言，此些识别比特亦可反映第一存储单元在第一位线的放电过程中的不同时间的读取结果。84.在获得所述多个识别比特后，存储器管理电路51可根据所述多个识别比特决定对应于第一存储单元的解码参数。然后，错误检查与校正电路54可根据此解码参数解码从第一存储单元读取的数据。特别是，通过动态决定(例如更新或调整)的解码参数，错误检查与校正电路54对从第一存储单元读取的数据的解码能力、错误更正能力和/或解码效率可被有效提高。85.在一范例实施例中，所述多个识别比特可反映在第一位线的放电过程中的不同时间点对第一位线的电压状态的多个感测结果。例如，此些感测结果可完全相同、部分相同或完全不同，视当前第一存储单元的数据存储状态或程序化状态而定。86.在一范例实施例中，在对第一位线的电压状态进行感测或读取第一存储单元的数据存储状态之前，可复写式非易失性存储器模块43可先对第一位线进行预充电。在完成第一位线的预充电后，可复写式非易失性存储器模块43可施加读取电压(例如图6的读取电压电平601)至第一存储单元所在的字线(亦称为第一字线)。同时，可复写式非易失性存储器模块43可对第一位线进行放电。换言之，在一范例实施例中，所述放电过程包括预充电后的第一位线的放电过程。关于预充电与放电程序的实施细节已于图7的范例实施例中进行说明，在此不重复赘述。87.在一范例实施例中，所述至少一读取指令序列带有至少一时间参数。特别是，所述至少一时间参数用以控制所述多个识别比特的至少其中之一的感测时间点。在一范例实施例中，所述至少一时间参数用以控制所述多个识别比特的至少其中之一的感测时间点亦可视为是所述至少一时间参数可用以影响、决定、改变、调整或更新所述多个识别比特的至少其中之一的感测时间点。88.在一范例实施例中，假设所述多个识别比特的其中之一称为第一识别比特，且所述至少一时间参数的其中之一称为第一时间参数，则第一时间参数可对应第一识别比特的感测时间点与第一位线的放电起始时间点之间的时间差。例如，第一时间参数可用以控制、影响、决定、改变、调整或更新第一识别比特的感测时间点与第一位线的放电起始时间点之间的时间差。89.在一范例实施例中，假设所述多个识别比特的其中之另一称为第二识别比特，且所述至少一时间参数的其中之另一称为第二时间参数，则第二时间参数可对应第二识别比特的感测时间点与第一位线的放电起始时间点之间的时间差。例如，第二时间参数可用以控制、影响、决定、改变、调整或更新第二识别比特的感测时间点与第一位线的放电起始时间点之间的时间差。90.依此类推，根据读取指令序列所携带的时间参数，在第一位线开始放电后，可复写式非易失性存储器模块43可在指定的时间点对第一位线的电压状态进行感测并取得相应的感测结果。然后，可复写式非易失性存储器模块43可通过回应数据将所述感测结果以多个识别比特的形式回传给存储器管理电路51。91.在一范例实施例中，所述读取指令序列携带时间参数，可以是指一或多个时间参数包含于一个读取指令序列中。由此，在接收到读取指令序列后，可复写式非易失性存储器模块43可直接从读取指令序列中取得所述时间参数。92.在一范例实施例中，所述读取指令序列携带时间参数，亦可以是指一或多个时间参数包含于一个设定指令序列中，而所述设定指令序列可连同相应的读取指令序列一并被传送至可复写式非易失性存储器模块43。由此，在接收到读取指令序列与相对应的设定指令后，可复写式非易失性存储器模块43可从所述设定指令中取得对应于此读取指令序列的时间参数。93.在一范例实施例中，所述读取指令序列所携带的时间参数的总数可正相关于所述多个识别比特的总数。例如，假设某一读取指令序列所携带的时间参数的总数为三个(即一个读取指令序列携带三个时间参数)，则在第一位线开始放电后，可复写式非易失性存储器模块43可根据这三个时间参数分别在三个指定的时间点对第一位线的电压状态进行感测并取得相应的感测结果。然后，可复写式非易失性存储器模块43可通过回应数据将所述感测结果以三个识别比特的形式回传给存储器管理电路51。特别是，这三个识别比特可分别反映在上述三个指定的时间点第一位线的电压状态。94.在一范例实施例中，存储器管理电路51可根据所接收到的多个识别比特是否符合特定条件，来设定第一存储单元的解码参数。例如，响应于所述多个识别比特符合某一条件(亦称为第一条件)，存储器管理电路51可将对应于第一存储单元的解码参数设定为某一数值(亦称为第一值)。或者，响应于所述多个识别比特符合另一条件(亦称为第二条件)，存储器管理电路51可将对应于第一存储单元的解码参数设定为另一数值(亦称为第二值)。第一条件不同于第二条件，且第一值不同于第二值。依此类推，根据所接收到的多个识别比特所符合的条件，第一存储单元的解码参数可被动态决定、更新或调整。95.图8是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图。96.请参照图8，假设一或多个读取指令序列可携带三个时间参数，且这三个时间参数分别对应于时间差δt(1)、δt(2)及δt(3)。特别是，时间差δt(1)对应于时间点t(1)(亦称为识别比特b(1)的感测时间点)与时间点t(0)(即第一位线的放电起始时间点)之间的时间差，时间差δt(2)对应于时间点t(2)(亦称为识别比特b(2)的感测时间点)与时间点t(0)之间的时间差，且时间差δt(3)对应于时间点t(3)(亦称为识别比特b(3)的感测时间点)与时间点t(0)之间的时间差。97.在第一位线完成预充电后，第一位线可于时间点t(0)开始放电。根据所述三个时间参数，在分别经过时间差δt(1)、δt(2)及δt(3)后，于时间点t(1)、t(2)及t(3)，可复写式非易失性存储器模块43可对第一位线进行电压状态的感测并根据感测结果产生识别比特b(1)、b(2)及b(3)。特别是，识别比特b(i)可反映出，在时间点t(i)，第一位线的电压是否大于决策电压v(jud)。98.须注意的是，在图8的范例实施例中，曲线810可代表第一位线在放电过程中的电压变化。根据曲线810与决策电压v(jud)的相对关系，在时间点t(1)、t(2)及t(3)对第一位线的感测结果皆为第一位线的电压小于决策电压v(jud)。因此，识别比特b(1)、b(2)及b(3)的比特值可皆被决定为“1”，以反映在时间点t(1)、t(2)及t(3)的感测结果。99.在接收到来自可复写式非易失性存储器模块43的回应数据后，根据识别比特b(1)、b(2)及b(3)的比特值，存储器管理电路51可将对应于第一存储单元的解码参数决定为参数(亦称为第一解码参数)llr(1)。参数llr(1)包括特定的对数似然比。尔后，错误检查与校正电路54可使用参数llr(1)来解码从第一存储单元读取的数据。100.图9是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图。101.请参照图9，假设一或多个读取指令序列同样可携带三个时间参数，且这三个时间参数分别对应于时间差δt(1)、δt(2)及δt(3)。在第一位线完成预充电后，第一位线可于时间点t(0)开始放电。根据所述三个时间参数，在分别经过时间差δt(1)、δt(2)及δt(3)后，于时间点t(1)、t(2)及t(3)，可复写式非易失性存储器模块43可对第一位线进行电压状态的感测并根据感测结果产生识别比特b(1)、b(2)及b(3)。102.须注意的是，在图9的范例实施例中，曲线910可代表第一位线在放电过程中的电压变化。根据曲线910与决策电压v(jud)的相对关系，在时间点t(1)对第一位线的感测结果为第一位线的电压大于决策电压v(jud)，且在时间点t(2)与t(3)对第一位线的感测结果为第一位线的电压小于决策电压v(jud)。因此，识别比特b(1)、b(2)及b(3)的比特值可分别被决定为“0”、“1”及“1”，以反映在时间点t(1)、t(2)及t(3)的感测结果。尔后，根据识别比特b(1)、b(2)及b(3)的比特值，存储器管理电路51可将对应于第一存储单元的解码参数决定为参数(亦称为第二解码参数)llr(2)。例如，参数llr(2)可包括特定的对数似然比。尔后，错误检查与校正电路54可使用参数llr(2)来解码从第一存储单元读取的数据。103.图10是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图。104.请参照图10，假设一或多个读取指令序列同样可携带三个时间参数，且这三个时间参数分别对应于时间差δt(1)、δt(2)及δt(3)。在第一位线完成预充电后，第一位线可于时间点t(0)开始放电。根据所述三个时间参数，在分别经过时间差δt(1)、δt(2)及δt(3)后，于时间点t(1)、t(2)及t(3)，可复写式非易失性存储器模块43可对第一位线进行电压状态的感测并根据感测结果产生识别比特b(1)、b(2)及b(3)。105.须注意的是，在图10的范例实施例中，曲线1010可代表第一位线在放电过程中的电压变化。根据曲线1010与决策电压v(jud)的相对关系，在时间点t(1)与t(2)对第一位线的感测结果为第一位线的电压大于决策电压v(jud)，且在时间点t(3)对第一位线的感测结果为第一位线的电压小于决策电压v(jud)。因此，识别比特b(1)、b(2)及b(3)的比特值可分别被决定为“0”、“0”及“1”，以反映在时间点t(1)、t(2)及t(3)的感测结果。尔后，根据识别比特b(1)、b(2)及b(3)的比特值，存储器管理电路51可将对应于第一存储单元的解码参数决定为参数(亦称为第三解码参数)llr(3)。例如，参数llr(3)可包括特定的对数似然比。尔后，错误检查与校正电路54可使用参数llr(3)来解码从第一存储单元读取的数据。106.图11是根据本发明的范例实施例所示出的根据多个识别比特来决定对应于第一存储单元的解码参数的示意图。107.请参照图11，假设一或多个读取指令序列同样可携带三个时间参数，且这三个时间参数分别对应于时间差δt(1)、δt(2)及δt(3)。在第一位线完成预充电后，第一位线可于时间点t(0)开始放电。根据所述三个时间参数，在分别经过时间差δt(1)、δt(2)及δt(3)后，于时间点t(1)、t(2)及t(3)，可复写式非易失性存储器模块43可对第一位线进行电压状态的感测并根据感测结果产生识别比特b(1)、b(2)及b(3)。108.须注意的是，在图11的范例实施例中，曲线1110可代表第一位线在放电过程中的电压变化。根据曲线1110与决策电压v(jud)的相对关系，在时间点t(1)、t(2)及t(3)对第一位线的感测结果皆为第一位线的电压大于决策电压v(jud)。因此，识别比特b(1)、b(2)及b(3)的比特值可皆被决定为“0”，以反映在时间点t(1)、t(2)及t(3)的感测结果。尔后，根据识别比特b(1)、b(2)及b(3)的比特值，存储器管理电路51可将对应于第一存储单元的解码参数决定为参数(亦称为第四解码参数)llr(4)。例如，参数llr(4)可包括特定的对数似然比。尔后，错误检查与校正电路54可使用参数llr(4)来解码从第一存储单元读取的数据。109.在一范例实施例中，存储器管理电路51可通过查表或采用特定算法来获得参数llr(1)～llr(4)。例如，存储器管理电路51可根据识别比特b(1)、b(2)及b(3)的比特值来查询一个数据表格，以获得识别比特b(1)、b(2)及b(3)所对应的解码参数。或者，存储器管理电路51可将识别比特b(1)、b(2)及b(3)的比特值带入至特定算法，并根据此算法的输出获得对应的解码参数。110.须注意的是，在图8至图11的范例实施例中，一个读取指令序列所携带的时间参数的总数还可以是更多(例如五个)或更少(例如两个)。根据所述时间参数，更多的识别比特(例如识别比特b(1)～b(5))可以被取得并用以决定对应于第一存储单元的解码参数。相关操作细节皆已详述于上，在此不多加赘述。111.在一范例实施例中，第一存储单元可用以表示第一实体单元中的任一个存储单元。根据前述范例实施例，第一实体单元中的至少部分或全部存储单元所对应的解码参数可被决定并被用于解码从第一实体单元读取的数据。由此，可有效提高对从第一实体单元读取的数据的解码能力、错误更正能力和/或解码效率。112.在一范例实施例中，所述时间参数为预设值。在一范例实施例中，存储器管理电路51可动态决定、调整或更新所述时间参数。例如，存储器管理电路51可根据当前可复写式非易失性存储器模块43或第一实体单元的风险状态或健康状态来决定、调整或更新所述时间参数。例如，存储器管理电路51可根据可复写式非易失性存储器模块43或第一实体单元的比特错误率、程序化计数、抹除计数、读取计数或温度，来决定可复写式非易失性存储器模块43或第一实体单元的风险状态或健康状态。比特错误率可反映一笔数据中错误比特的比例。程序化计数、抹除计数及读取计数可分别反映一个实体管理单位(例如一或多个实体单元)被程序化、抹除及读取的次数。此外，更多可反映可复写式非易失性存储器模块43或第一实体单元的风险状态或健康状态的参数亦可用以决定、调整或更新所述时间参数，本发明不加以限制。113.在一范例实施例中，响应于某一个时间参数被调整，该时间参数所对应的时间差(或感测时间点)可对应改变。以图8为例，响应于某一个时间参数被调整，则时间差δt(1)、δt(2)及δt(3)的其中之一可对应增加或减少。114.图12是根据本发明的范例实施例所示出的解码方法的流程图。115.请参照图12，在步骤s1201中，发送至少一读取指令序列，其中所述至少一读取指令序列指示读取可复写式非易失性存储器模块中的第一实体单元。在步骤s1202中，接收可复写式非易失性存储器模块的回应数据，其中所述回应数据包括多个识别比特，且所述多个识别比特反映第一实体单元中的第一存储单元所在的位线(即第一位线)在放电过程中的电压变化。在步骤s1203中，根据所述多个识别比特决定对应于第一存储单元的解码参数。在步骤s1204中，根据所述解码参数解码从第一存储单元读取的数据。116.然而，图12中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12中各步骤可以实作为多个程序码或是电路，本案不加以限制。此外，图12的方法可以搭配以上范例实施例使用，也可以单独使用，本案不加以限制。117.综上所述，本发明的范例实施例提出的解码方法、存储器存储装置及存储器控制电路单元，可根据第一存储单元所在的位线的放电过程中的不同时间点的电压状态，来动态决定对应于第一存储单元的解码参数。通过使用动态决定的解码参数来对从第一存储单元读取的数据进行解码，可有效提高数据的解码效率。118.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12