熔丝型存储器及模数转换器的制作方法

本发明涉及集成电路，特别是涉及一种熔丝型存储器及模数转换器。

背景技术：

1、现有高速高精度模数转换器一般采用多级流水线结构设计，cmos工艺流片加工。对模数转换器而言，目前cmos工艺下的晶体管、电阻及电容的加工精度和匹配度最高仅能达到10位精度，为满足更高精度的模数转换器设计要求，需要在转换器设计阶段就充分考虑对误差、匹配等的校正和校正信息的存储。高速高精度模数转换器误差及匹配的校正一般在流片后进行，校正信息确定并固化后无需更改，并要保证长期保存且不能断电丢失，其校正数据量大多在500bits以下。现有半导体存储器中的熔丝型存储器具有兼容标准cmos工艺、成本低、结构简单、容量较小等特点，比较适合此类模数转换器校正信息的存储。

2、然而，现有的熔丝型存储器至少存在以下缺陷：

3、1)、编程后的熔丝熔断不充分，导致后续读取电路中熔丝所在部分无法等效于开路，熔丝的阻值为一个中间值而无法趋近于无穷大，对应读取得到的数据信号为一个介于0和1之间的中间值，进而影响所存储校正数据的长期稳定性；

4、2)、熔丝型存储器仍然会产生一定的静态功耗，无法完全满足模数转换器高可靠性和低功耗的应用需求。

5、因此，目前亟需一种技术方案，以提升熔丝型存储器的数据稳定性并降低熔丝型存储器的静态功耗。

技术实现思路

1、鉴于以上所述现有技术的缺点，本发明的目的在于提供一种熔丝型存储技术方案，结合熔丝存储模块、可调参考电平模块及比较锁存模块设计熔丝型存储器中的熔丝型存储电路，在熔丝型存储电路中，通过熔丝存储模块进行预编程、编程存储及读取，得到与编程数据信号相关的读取数据信号，再通过比较锁存模块的正反馈比较放大作用，对读取数据信号进行修正，将读取数据信号上拉到电源电压或者下拉到地，严格置高或者置低，并对修正后的读取数据信号进行反相整形及锁存输出，得到与编程数据信号完全一致的目标编程数据信号，能纠正因编程过程中熔断不充分所引起的误差，提升目标编程数据信号的稳定性和可靠性；同时，整体结构简单、各个模块分时工作，对应静态功耗低。

2、为实现上述目的及其他相关目的，本发明提供的技术方案如下。

3、一种熔丝型存储器，所述熔丝型存储器包括多个熔丝型存储电路，每个所述熔丝型存储电路用于存储1位数据，所述熔丝型存储电路包括：

4、熔丝存储模块，在选通信号、时钟信号及编程使能信号的控制下，基于预编程数据信号进行预编程并输出所述预编程数据信号，基于编程数据信号进行编程存储，并在读取控制信号的控制下读取所述编程数据信号，得到与所述编程数据信号相关的读取数据信号；

5、可调参考电平模块，输出大小可调的参考电平；

6、比较锁存模块，与所述熔丝存储模块及所述可调参考电平模块分别连接，在直通输入控制信号、下拉输入控制信号及比较锁存使能信号的控制下，对所述读取数据信号与所述参考电平进行正反馈比较放大，将所述读取数据信号上拉到电源电压或者下拉到地，以对所述读取数据信号进行修正，并对修正后的所述读取数据信号进行反相整形及锁存输出，得到目标编程数据信号，所述目标编程数据信号再经过所述熔丝存储模块输出。

7、可选地，所述熔丝存储模块包括：

8、选通存储单元，接所述目标编程数据信号及输入数据信号，所述输入数据信号包括所述预编程数据信号及所述编程数据信号，在所述选通信号的控制下，对所述目标编程数据信号和所述输入数据信号中的一个进行选通存储并输出；

9、编程写入单元，接所述选通存储单元的输出端及所述编程使能信号，在所述选通信号、所述时钟信号及所述编程使能信号的控制下，基于所述编程数据信号进行编程存储；

10、编程读取单元，接所述编程写入单元及所述读取控制信号，在所述读取控制信号的控制下，读取所述编程数据信号，得到所述读取数据信号。

11、可选地，所述选通存储单元包括数据选择器及d触发器，所述数据选择器的第一输入端接所述目标编程数据信号，所述数据选择器的第二输入端接所述输入数据信号，所述数据选择器的控制端接所述选通信号，所述数据选择器的输出端接所述d触发器的数据输入端，所述d触发器的时钟输入端接所述时钟信号，所述d触发器的数据输出正端作为所述选通存储单元的输出端，所述d触发器的数据输出正端输出所述预编程数据信号、所述编程数据信号或者所述目标编程数据信号。

12、可选地，所述编程写入单元包括第一pmos管、第二pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、熔丝及第一电阻，

13、所述第一pmos管的源极接所述电源电压，所述第一pmos管的栅极接所述d触发器的数据输出正端，所述第一pmos管的漏极接所述第一nmos管的漏极，所述第一nmos管的栅极接所述第一pmos管的栅极，所述第一nmos管的源极接所述第二nmos管的漏极，所述第二nmos管的栅极接所述编程使能信号，所述第二nmos管的源极接地，

14、所述第二pmos管的源极接所述电源电压，所述第二pmos管的栅极接所述第一pmos管的漏极，所述第二pmos管的漏极接所述第三nmos管的漏极，所述第三nmos管的栅极接所述第二pmos管的栅极，所述第三nmos管的源极接地，

15、所述第四nmos管的源极接地，所述第四nmos管的栅极接所述第二pmos管的漏极，所述第四nmos管的栅极还经串接的所述第一电阻后接地，所述第四nmos管的漏极经串接的所述熔丝后接所述电源电压。

16、可选地，所述读取控制信号包括互补的第一读取控制信号和第二读取控制信号，

17、所述编程读取单元包括第一传输门及第五nmos管，所述第五nmos管的源极接地，所述第五nmos管的栅极接所述第一读取控制信号，所述第五nmos管的漏极接所述第四nmos管的漏极，所述第一传输门的输入端接所述第五nmos管的漏极，所述第一传输门的第一控制端接所述第一读取控制信号，所述第一传输门的第二控制端接所述第二读取控制信号，所述第一传输门的输出端输出所述读取数据信号。

18、可选地，所述可调参考电平模块包括第二电阻、第二传输门及n个nmos管，

19、n个所述nmos管并联设置，n个所述nmos管的源极分别接地，n个所述nmos管的漏极短接后再接所述第二电阻的第一端，所述第二电阻的第二端接所述电源电压，n个所述nmos管的栅极与n个调节控制信号一一对应连接，所述第二传输门的输入端接所述第二电阻的第一端，所述第二传输门的第一控制端接第一输出控制信号，所述第二传输门的第二控制端接第二输出控制信号，所述第二传输门的输出端输出所述参考电平，

20、其中，n为大于或者等于2的整数，所述第一输出控制信号与所述第二输出控制信号互补。

21、可选地，n个所述nmos管的宽长比呈公比为2的等比数列分布。

22、可选地，所述比较锁存模块包括：

23、输入切换单元，接所述直通输入控制信号及所述下拉输入控制信号，在所述直通输入控制信号及所述下拉输入控制信号的控制下，对输出信号进行切换控制，同时输出所述读取数据信号与所述参考电平，或者输出下拉到地；

24、比较锁存单元，接所述输入切换单元的输出端及所述比较锁存使能信号，在所述比较锁存使能信号的控制下，对所述读取数据信号与所述参考电平进行正反馈比较放大，将所述读取数据信号上拉到电源电压或者下拉到地，以对所述读取数据信号进行修正；

25、反相整形单元，接所述比较锁存单元的输出端及所述比较锁存使能信号，在所述比较锁存使能信号的控制下，对修正后的所述读取数据信号进行反相整形；

26、锁存输出单元，接所述反相整形单元的输出端及所述比较锁存使能信号，在所述比较锁存使能信号的控制下，对修正及反相整形后的所述读取数据信号进行锁存输出，得到所述目标编程数据信号。

27、可选地，所述直通输入控制信号包括互补的第一直通输入控制信号及第二直通输入控制信号，

28、所述输入切换单元包括第三传输门、第四传输门、第六nmos管及第七nmos管，

29、所述第三传输门的输入端接所述读取数据信号，所述第三传输门的第一控制端接所述第一直通输入控制信号，所述第三传输门的第二控制端接所述第二直通输入控制信号，所述第三传输门的输入端还接所述第六nmos管的漏极，所述第六nmos管的栅极接所述下拉输入控制信号，所述第六nmos管的源极接地，

30、所述第四传输门的输入端接所述参考电平，所述第四传输门的第一控制端接所述第一直通输入控制信号，所述第四传输门的第二控制端接所述第二直通输入控制信号，所述第四传输门的输入端还接所述第七nmos管的漏极，所述第七nmos管的栅极接所述下拉输入控制信号，所述第七nmos管的源极接地。

31、可选地，所述比较锁存使能信号包括互补的第一比较锁存使能信号及第二比较锁存使能信号，

32、所述比较锁存单元包括第三pmos管、第四pmos管、第五pmos管、第八nmos管、第九nmos管及第十nmos管，

33、所述第三pmos管的源极接所述电源电压，所述第三pmos管的栅极接所述第二比较锁存使能信号，所述第三pmos管的漏极接所述第四pmos管的源极，所述第四pmos管的栅极接所述第五pmos管的漏极，所述第四pmos管的漏极接所述第八nmos管的漏极，所述第八nmos管的栅极接所述第九nmos管的漏极，所述第八nmos管的源极接所述第十nmos管的漏极，所述第十nmos管的栅极接所述第一比较锁存使能信号，所述第十nmos管的源极接地，所述第九nmos管的源极接所述第八nmos管的源极，所述第九nmos管的栅极接所述第八nmos管的漏极，所述第九nmos管的漏极接所述第五pmos管的漏极，

34、所述第五pmos管的漏极接所述第三传输门的输出端，所述第八nmos管的漏极接所述第四传输门的输出端。

35、可选地，在进行正反馈比较放大时，若所述熔丝未被编程熔断，则所述读取数据信号大于或者等于所述参考电平，通过所述比较锁存单元的正反馈比较放大对所述读取数据信号进行修正，修正后的所述读取数据信号被上拉到所述电源电压；若所述熔丝被编程熔断，则所述读取数据信号小于所述参考电平，通过所述比较锁存单元的正反馈比较放大对所述读取数据信号进行修正，修正后的所述读取数据信号被下拉到地。

36、可选地，所述反相整形单元包括第六pmos管、第七pmos管、第十一nmos管及第十二nmos管，

37、所述第六pmos管的源极接所述电源电压，所述第六pmos管的栅极接所述第二比较锁存使能信号，所述第六pmos管的漏极接所述第七pmos管的源极，所述第七pmos管的栅极接所述第五pmos管的漏极，所述第七pmos管的漏极接所述第十一nmos管的漏极，所述第十一nmos管的栅极接所述第七pmos管的栅极，所述第十一nmos管的源极接所述第十二nmos管的漏极，所述第十二nmos管的栅极接所述第一比较锁存使能信号，所述第十二nmos管的源极接地。

38、可选地，所述锁存输出单元包括第五传输门及缓冲器，

39、所述缓冲器的输入端接所述第七pmos管的漏极，所述缓冲器的输出端输出所述目标编程数据信号，所述第五传输门的输入端接所述缓冲器的输入端，所述第五传输门的第一控制端接所述第二比较锁存使能信号，所述第五传输门的第二控制端接所述第一比较锁存使能信号，所述第五传输门的输出端接所述缓冲器的输出端。

40、可选地，所述比较锁存模块还包括参考稳定单元，所述参考稳定单元与所述比较锁存单元连接，对输入的还未开始比较的所述参考电平进行匹配稳定。

41、可选地，所述参考稳定单元包括第八pmos管及第十三nmos管，

42、所述第八pmos管的源极接地，所述第八pmos管的栅极接所述第八nmos管的漏极，所述第八pmos管的漏极接地，所述第十三nmos管的源极接地，所述第十三nmos管的栅极接所述第八nmos管的漏极，所述第十三nmos管的漏极接地。

43、一种模数转换器，其特征在于，包括如上述中任一项所述的熔丝型存储器。

44、如上所述，本发明提供的熔丝型存储器及模数转换器，至少具有以下有益效果：

45、结合熔丝存储模块、可调参考电平模块及比较锁存模块设计熔丝型存储器中的每个熔丝型存储电路，在每个熔丝型存储电路中，通过熔丝存储模块进行预编程、编程存储及读取，得到与编程数据信号相关的读取数据信号，再通过比较锁存模块的正反馈比较放大作用，对读取数据信号进行修正，将读取数据信号上拉到电源电压或者下拉到地，严格置高或者置低，并对修正后的读取数据信号进行反相整形及锁存输出，得到与编程数据信号完全一致的目标编程数据信号，能有效纠正因编程过程中熔断不充分所引起的误差，提升了输出的目标编程数据信号的稳定性和可靠性，适合模数转换器校正信息的长期有效存储；同时，整体结构简单、各个模块分时工作，对应静态功耗低。