专利名称：:数字感测电路的制作方法
技术领域：
：本发明涉及一种存储器中的感测电路，且特别涉及一种多稳态存储元件中的数字感测电路。
背景技术：
：近年来，一种双稳态(bistable)材料被应用于制造存储元件以及开关切换器等，此种双稳态材料包括无机材料以及有机材料(organicmaterial)，且此种双稳态材料随着施加于其上的电压的不同，而在高阻抗状态与低阻抗状态之间转换。值得注意的是，将这种有机材料设置于两电极之间而制造出的多稳态存储元件具有成为新一代的非易失性存储元件的潜力。相对于硅基础元件(silicon-baseddevice)，以有机材料所制造的有机元件具有较佳的延展性与可弯曲性等的优点，且由于有机材料几乎可以涂布于任何表面上，因此，使得在具有弹性的塑胶基底上形成有机存储器阵列成为可能，另外，有机材料可在硅工艺完成后才来制造与处理，更进一步简化了整个工艺。故由于上述优点与特性，将来必定有愈来愈多的印刷工艺(printingmanufacturingprocess)被发展来应用于有机元件的大量生产上，而使得有机元件的成本显著降低，且应用更为广泛。图1为一种有机存储器内有机存储单元的理想化特性曲线图，此有机存储单元使用有机材料来制造，请参照图1。此有机存储单元至少具有双稳态特性，亦即，至少可处于高阻抗状态或低阻抗状态。当有机存储单元处于高阻抗状态时，其偏压电压与传导电流之间的关系如路径110所示，故当有机存储单元处于高阻抗状态，然后施加偏压电压VR于此有机存储单元，则流经此有机存储单元的传导电流为I0。当施加的偏压电压超过VT1后，则此有机存储单元从处于高阻抗状态转为处于低阻抗状态，而后，其偏压电压与传导电流之间的关系如路径120所示，故当有机存储单元处于低阻抗状态，且所施加的偏压电压为VR，则流经有机存储单元的传导电流为I1，其中I1＞＞I0。而后，当施加的偏压电压低过VT0后，则此有机存储单元又从处于低阻抗状态转为处于高阻抗状态。请注意，图1的特性曲线明显地被理想化了，随着有机存储单元所使用的有机材料的不同，其特性曲线或有些不同，但基本上有机存储器所利用的特性，并不超出上述解释图1的理想化特性曲线的范畴。由上述可知，使用具有至少双稳态特性的有机材料所制造的有机存储器将具有弯曲包容的能力，而可以被应用在具有软电子元件的有弹性可弯曲系统中，更重要的是成本不高，故必将成为现代电子应用中一种最重要的电子存储元件之一。因此，发展出一种实用可行且完整的有机存储器刻不容缓，而其中，发展出一种设计与布局简单且合格率高并容易生产的数字感测电路更是重要关键。
发明内容本发明的目的就是提供一种数字感测电路，其用于感测有机存储器内的位单元所储存的位信息，此数字感测电路非常简单，故布局与设计的难度极低，可改善制造合格率，且非常适用于LTPS工艺，进而获得一种可大量生产且实用可行的存储器元件。本发明的另一目的就是提供一种数字感测电路，其可用于感测相变存储器与磁性存储器两者中的一个内的位单元所储存的位信息，此数字感测电路设计简单且合格率高，可进而获得一种可大量生产且实用可行的存储器元件。从一种观点来看，本发明提出一种数字感测电路，用以感测有机存储器内的位单元所储存的位信息，此数字感测电路至少包括电流至电压转换器以及感测区块电路。其中电流至电压转换器具有电流端，此电流至电压转换器根据流经此电流端的传导电流，将之转换成电压信号。而感测区块电路连接至上述电流至电压转换器，此感测区块电路接收并根据上述电压信号，来缓冲输出有机存储器内的位单元所储存的位信息。依照本发明的实施例所述，上述数字感测电路还可包括有连接至上述电流至电压转换器的重置区块电路，此重置区块电路根据第一开关信号来重置上述电压信号。依照本发明的实施例所述，上述数字感测电路中的电流至电压转换器包括第一晶体管以及电容，其中，电容具有第一端及第二端。第一晶体管的第一源/漏极连接至电流至电压转换器的电流端，第一晶体管的栅极连接至第二开关信号，电容的第一端连接至第一晶体管的第二源/漏极，电容的第二端连接至第一电位，而电压信号由电容的第一端获得。另外，上述重置区块电路包括第二晶体管。此第二晶体管的第一源/漏极连接至电容的第一端，第二晶体管的第二源/漏极连接至第二电位，第二晶体管的栅极连接至第一开关信号。其中，当第一晶体管导通时第二晶体管不导通，且第一晶体管不导通时第二晶体管导通。举例而言，如果第一晶体管与第二晶体管的类型不同，则第一开关信号与第二开关信号相同；如果第一晶体管与第二晶体管的类型相同，则第二开关信号为第一开关信号的反相。更特定地来举例，此第一开关信号与第二开关信号可为时钟脉冲信号，则上述数字感测电路利用此时钟脉冲信号的责任周期，来调整第一晶体管与第二晶体管个别的导通时间。实施例中，上述第一电位与第二电位皆例如为地电位。依照本发明的实施例所述，上述数字感测电路中的感测区块电路至少包括第三晶体管以及第四晶体管。第三晶体管的第一源/漏极连接至第三电位，第三晶体管的栅极连接至第三开关信号，而第四晶体管的第一源/漏极连接至第三晶体管的第二源/漏极，第四晶体管的第二源/漏极连接至第一电位，第四晶体管的栅极连接至上述电压信号。其中，当第三晶体管不导通时，第四晶体管的第一源/漏极输出有机存储器内的位单元所储存的位信息。实施例中，上述数字感测电路中的感测区块电路还包括第五晶体管以及第六晶体管。第五晶体管的第一源/漏极连接至第三电位，第五晶体管的栅极连接至第四晶体管的第一源/漏极，第六晶体管的第一源/漏极连接至第五晶体管的第二源/漏极，第六晶体管的第二源/漏极连接至第一电位，第六晶体管的栅极连接至第五晶体管的栅极。其中，第五晶体管与第六晶体管的类型不同，而有机存储器内的位单元所储存的位信息由第六晶体管的第一源/漏极输出。举例而言，第五晶体管为P型晶体管，则第六晶体管为N型晶体管。而实施例中，第一电位例如为地电位，且第三电位例如为电源电位。依照本发明的实施例所述，上述数字感测电路还连接至取样及保持电路，此取样及保持电路整型输出上述有机存储器内的位单元所储存的位信息。值的注意的是，应用本发明的数字感测电路的有机存储器可以作为非易失性存储器来应用。从另一种观点来看，本发明所提出的一种数字感测电路并不限定于仅使用于有机存储器，其他如相变存储器(简称PCRAM)或磁性存储器(简称MRAM)都应可利用上述中相同的数字感测电路来检测位单元所储存的位信息。综上所述，本发明所提出的数字感测电路仅包括非常简单的电流至电压转换器、重置区块电路以及感测区块电路。所以，布局与设计的难度极低，可改善制造合格率，且非常适用于LTPS工艺，故可进而获得一种可大量生产且实用可行的存储器元件。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。图1为一种有机存储器内有机存储单元的理想化特性曲线图。图2为应用本发明的数字感测电路的一种有机存储器的电路方框图。图3为本发明一实施例的一种数字感测电路的电路方框图。图4A为本发明另一实施例的一种数字感测电路的电路方框图。图4B为图4A的数字感测电路的一种实施例的电路图。图5为图4B的数字感测电路的各信号时序图。主要元件标记说明210位单元阵列220_1，220_2，220_j，220_m，400数字感测电路310有机存储单元322，412，416，422，424，426，428晶体管330，410电流至电压转换器332，418电流至电压转换器的电流端340，420感测区块电路430取样及保持电路413电容的第一端414电容415电容的第二端440重置区块电路434，436反相器432开关BL_1，BL_2，BL_j，BL_m数据线M(1，1)，M(2，1)，M(j，1)，M(1，i)，M(2，i)，M(j，i)位单元M(n，m)位单元WL_1，WL_i，WL_n选择线具体实施方式图2为应用本发明的数字感测电路的一种有机存储器的电路方框图，请参照图2。此有机存储器包括i个选择线WL_1，...，WL_i、j个数据线BL_1，BL_2，...，BL_j、位单元阵列210、以及j个数字感测电路220_1，220_2，...，220_j。而位单元阵列210中包括多个位单元M(1，1)，M(2，1)，...，M(j，1)，...，M(1，i)，M(2，i)，...，M(j，i)，由图中可知，每一数据线与每一选择线间至少连接有这些位单元中的一个，而每一数字感测电路220_1，220_2，...，220_j分别连接至对应的这些数据线BL_1，BL_2，...，BL_j。其中，为了容易清楚地表达，故定义位单元行B(n)为连接至第n个选择线的所有位单元M(1，n)，M(2，n)，...，M(j，n)，且定义位单元M(m，n)为连接至第m个数据线与第n个选择线的位单元，上述i、j、m、n皆为大于零的正整数(自然数)，且n＜＝i，m＜＝j。图3为本发明一实施例的一种数字感测电路的电路方框图，请参照图3。本发明所提出的数字感测电路220_m是用来感测有机存储器内的位单元M(m，n)所储存的位信息，此数字感测电路220_m至少包括电流至电压转换器330以及感测区块电路340。电流至电压转换器330具有电流端332，而电流至电压转换器330就是根据流经此电流端332的传导电流I，将之转换成电压信号V。感测区块电路340连接至上述电流至电压转换器330，此感测区块电路340接收并根据电流至电压转换器330所输出的电压信号V，来缓冲输出有机存储器内的位单元M(m，n)所储存的位信息。位单元M(m，n)中至少包括有机存储单元310以及晶体管322，其中，有机存储单元310例如是将有机材料设置于两电极之间而制造出的多稳态存储元件，故有机存储单元可用来储存位信息，当然地，一个有机存储单元并不限定只能储存一个位的信息。当选择线WL_n上的信号致动，使晶体管322导通时，会将有机存储单元310与数据线BL_m接通。而因为有机存储单元310处于低阻抗状态或处于高阻抗状态时，流经有机存储单元310的传导电流大小差异极大，所以数字感测电路220_m可以根据流经电流端332的传导电流I，来感测有机存储器内的位单元M(m，n)所储存的位信息。请同时参照图2与图3，当第n个选择线致动时，位单元行B(n)内的晶体管会将位单元行B(n)内的有机存储单元连接至各自的数据线上，而这些数字感测电路220_1，220_2，...，220_j经由各自连接的数据线BL_1，BL_2，...，BL_j，来感测并读出位单元行B(n)内的有机存储单元所储存的位信息。图4A为本发明另一实施例的一种数字感测电路的电路方框图，请参照图4A。此实施例的数字感测电路400除了包括电流至电压转换器410以及感测区块电路420，还包括了连接至电流至电压转换器410的重置区块电路440，电流至电压转换器410以及感测区块电路420的功能与图3所述者相同，而新增的重置区块电路440根据第一开关信号(图中未示出)来重置电流至电压转换器410中的电压信号V。此实施例中，数字感测电路400还连接至取样及保持电路430，此取样及保持电路430将感测区块电路420的输出整型后输出，亦即，取样及保持电路430整型输出上述有机存储器内的位单元所储存的位信息。图4B为图4A的数字感测电路的一种实施例的电路图，请参照图4B。数字感测电路中的电流至电压转换器410包括第一晶体管412以及电容414，其中，电容414具有第一端413及第二端415。第一晶体管412的第一源/漏极连接至电流至电压转换器410的电流端418，第一晶体管412的栅极连接至第二开关信号SW2，电容414的第一端413连接至第一晶体管412的第二源/漏极，电容414的第二端415连接至第一电位，例如是地电位，而电压信号V由电容414的第一端413获得。于此实施例中，重置区块电路440仅包括第二晶体管416。此第二晶体管416的第一源/漏极连接至电容414的第一端413，第二晶体管416的第二源/漏极连接至第二电位，例如是地电位，第二晶体管416的栅极连接至第一开关信号SW1。上述电路要正常运作的规则是当第一晶体管412导通时，电流至电压转换器410内的电容414根据流经电流端418的导通电流I的大小，快速或缓慢改变电压信号V，故此时第二晶体管416必须不导通；而当重置区块电路440中的第二晶体管416导通时，电容414的第一端413被强迫重置至第二电位，此例中为地电位，故此时第一晶体管412必须不导通。因此，如果第一晶体管412与第二晶体管416的类型不同，则第一开关信号SW1与第二开关信号SW2相同；反之，如果第一晶体管412与第二晶体管416的类型相同，则第二开关信号SW2为第一开关信号SW1的反相。本实施例中，由于第一晶体管412与第二晶体管416的类型不同，故还特定地使此第一开关信号SW1与第二开关信号SW2同为时钟脉冲信号CK，则本实施例的数字感测电路调整此时钟脉冲信号CK的责任周期，就可调整第一晶体管412与第二晶体管416个别的导通时间。如果应用本发明所制造的有机存储器，因为制造时的因素而产生电器特性飘移，例如导通电流的大小产生变化，就可调整时钟脉冲信号CK的责任周期，来保持数字感测电路的输出具有一样的特性。请继续参照图4B，数字感测电路中的感测区块电路420至少包括第三晶体管422以及第四晶体管426。第三晶体管422的第一源/漏极连接至第三电位，例如是电源电位VDD，第三晶体管422的栅极连接至第三开关信号SW3，而第四晶体管426的第一源/漏极连接至第三晶体管426的第二源/漏极，第四晶体管426的第二源/漏极连接至第一电位，例如是地电位，而第四晶体管426的栅极连接至电流至电压转换器410所输出的电压信号V。由图中可知，上述电路要正常运作的规则是当第三晶体管422不导通时，第四晶体管426随着电压信号V，于其第一源/漏极输出有机存储器内的位单元所储存的位信息，故此时第一晶体管412必须导通；相反的，当第三晶体管422导通时，第四晶体管426的第一源/漏极被拉至第三电位，此例中为电源电位VDD，故此时无法用来感测位信息。因此，本实施例中，由于第三晶体管422与第一晶体管412的类型相同，故第三开关信号SW3必须为第一开关信号SW1的反相，以使在第一晶体管412导通时第三晶体管422不导通。所以本实施例中，还特定地使第三开关信号SW3为时钟脉冲信号的反相信号/CK。本实施例中，数字感测电路中的感测区块电路420还包括有由第五晶体管424以及第六晶体管428所组成的推挽电路。第五晶体管424的第一源/漏极连接至第三电位，例如是电源电位VDD，第五晶体管424的栅极连接至第四晶体管426的第一源/漏极，第六晶体管428的第一源/漏极连接至第五晶体管424的第二源/漏极，第六晶体管428的第二源/漏极连接至第一电位，例如是地电位，第六晶体管428的栅极连接至第五晶体管424的栅极。其中，第五晶体管424与第六晶体管428的类型不同，而有机存储器内的位单元所储存的位信息由第六晶体管428的第一源/漏极输出。本实施例中，第五晶体管例如为P型晶体管，则第六晶体管例如为N型晶体管。本实施例中，取样及保持电路430包括开关432以及由反相器434与反相器436所组成的拴锁器。此开关432根据取样信号S，于第一晶体管412导通期间，将Dsc_Out信号连接至由反相器434与反相器436所组成的拴锁器，以整型输出有机存储单元所储存的位信息。图5为图4B的数字感测电路的各信号时序图，请同时参照图4B与图5。由图中可知，第一晶体管412例如为P型晶体管，而第二晶体管416例如为N型晶体管，故当时钟脉冲信号CK处于高电位的半周期时，使得第一晶体管412不导通且第二晶体管416导通，此时电容414被重置到地电位，故电压信号V保持在低(地)电位。然后当时钟脉冲信号CK处于低电位的半周期时，使得第一晶体管412导通且第二晶体管416不导通，此时电流端418流入的传导电流I对电容414充电。由于充电的传导电流量与有机存储单元的状态(所存储的位信息)有关，当有机存储单元处于低阻抗状态时的传导电流远大于有机存储单元处于高阻抗状态时的传导电流，因此当有机存储单元处于低阻抗状态时，电容414快速充电，电压信号V迅速升高超过导通晶体管426的临界电位，使得第四晶体管426导通，进而使得Dsc_Out信号变为高电位。相对地，当有机存储单元处于高阻抗状态时，电容414充电缓慢，电压信号几乎不会变化地保持在低电位，使得第四晶体管426保持不导通，而Dsc_Out信号维持低电位。因此，此时Dsc_Out信号就可代表有机存储单元所存储的位信息。取样及保持电路430根据取样信号S，将Dsc_Out信号整型成不会随着半周期变化，而输出单纯表示有机存储单元所储存的位信息的输出信号Out。由于有机材料并不会随着偏压电压消失，而改变其所处的状态，故应用本发明的数字感测电路的有机存储器可以作为非易失性存储器来应用。从另一种观点来看，本发明所提出的一种数字感测电路并不限定于仅使用于有机存储器，其他如相变存储器或磁性存储器都应可利用上述实施例中相同的数字感测电路来检测此类存储器中位单元所储存的位信息。综上所述，本发明所提出的数字感测电路仅包括非常简单的电流至电压转换器、重置区块电路以及感测区块电路。所以，布局与设计的难度极低，可改善制造合格率，且非常适用于LTPS工艺，故可进而获得一种可大量生产且实用可行的存储器元件。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
：的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。权利要求1.一种数字感测电路，用以感测有机存储器内的位单元所储存的位信息，其特征是该数字感测电路包括电流至电压转换器，具有电流端，用以根据流经该电流端的传导电流，转换成电压信号；以及感测区块电路，连接至该电流至电压转换器，用以接收并根据该电压信号，缓冲输出该位单元所储存的位信息。2.根据权利要求1所述的数字感测电路，其特征是还包括重置区块电路，连接至该电流至电压转换器，用以根据第一开关信号，来重置该电压信号。3.根据权利要求2所述的数字感测电路，其特征是该电流至电压转换器包括第一晶体管，该第一晶体管的第一源/漏极连接至该电流至电压转换器的该电流端，该第一晶体管的栅极连接至第二开关信号；以及电容，具有第一端与第二端，该第一端连接至该第一晶体管的第二源/漏极，该第二端连接至第一电位，该电压信号由该第一端获得。4.根据权利要求3所述的数字感测电路，其特征是该重置区块电路包括第二晶体管，该第二晶体管的第一源/漏极连接至该电容的该第一端，该第二晶体管的第二源/漏极连接至第二电位，该第二晶体管的栅极连接至该第一开关信号，其中当该第一晶体管导通时该第二晶体管不导通，该第一晶体管不导通时该第二晶体管导通。5.根据权利要求4所述的数字感测电路，其特征是当该第一晶体管与该第二晶体管的类型不同，则该第一开关信号与该第二开关信号相同，当该第一晶体管与该第二晶体管的类型相同，则该第二开关信号为该第一开关信号的反相。6.根据权利要求5所述的数字感测电路，其特征是该第一开关信号与该第二开关信号为时钟脉冲信号，该数字感测电路利用该时钟脉冲信号的责任周期，来调整该第一晶体管与该第二晶体管个别的导通时间。7.根据权利要求4所述的数字感测电路，其特征是该第一电位与该第二电位皆为地电位。8.根据权利要求1所述的数字感测电路，其特征是该感测区块电路包括第三晶体管，该第三晶体管的第一源/漏极连接至第三电位，该第三晶体管的栅极连接至第三开关信号；以及第四晶体管，该第四晶体管的第一源/漏极连接至该第三晶体管的第二源/漏极，该第四晶体管的第二源/漏极连接至第一电位，该第四晶体管的栅极连接至该电压信号，其中当该第三晶体管不导通时，该第四晶体管的第一源/漏极输出该有机存储器内的该位单元所储存的位信息。9.根据权利要求8所述的数字感测电路，其特征是该感测区块电路还包括第五晶体管，该第五晶体管的第一源/漏极连接至该第三电位，该第五晶体管的栅极连接至该第四晶体管的第一源/漏极；以及第六晶体管，该第六晶体管的第一源/漏极连接至该第五晶体管的第二源/漏极，该第六晶体管的第二源/漏极连接至该第一电位，该第六晶体管的栅极连接至该第五晶体管的栅极，且该第五晶体管与该第六晶体管的类型不同，该第六晶体管的第一源/漏极输出该有机存储器内的该位单元所储存的位信息。10.根据权利要求9所述的数字感测电路，其特征是该第五晶体管为P型晶体管，该第六晶体管为N型晶体管。11.根据权利要求10所述的数字感测电路，其特征是该第一电位为地电位，该第三电位为电源电位。12.根据权利要求1所述的数字感测电路，其特征是该感测区块电路还连接至取样及保持电路，用以整型输出该有机存储器内的该位单元所储存的位信息。13.根据权利要求1所述的数字感测电路，其特征是该有机存储器为非易失性存储器。14.一种数字感测电路，用以感测相变存储器与磁性存储器两者中的一个内的位单元所储存的位信息，其特征是该数字感测电路包括电流至电压转换器，具有电流端，用以根据流经该电流端的传导电流，转换成电压信号；以及感测区块电路，连接至该电流至电压转换器，用以接收并根据该电压信号，缓冲输出该位单元所储存的位信息。15.根据权利要求14所述的数字感测电路，其特征是还包括重置区块电路，连接至该电流至电压转换器，用以根据第一开关信号，来重置该电压信号。16.根据权利要求15所述的数字感测电路，其特征是该电流至电压转换器包括第一晶体管，该第一晶体管的第一源/漏极连接至该电流至电压转换器的该电流端，该第一晶体管的栅极连接至第二开关信号；以及电容，具有第一端与第二端，该第一端连接至该第一晶体管的第二源/漏极，该第二端连接至第一电位，该电压信号由该第一端获得。17.根据权利要求16所述的数字感测电路，其特征是该重置区块电路包括第二晶体管，该第二晶体管的第一源/漏极连接至该电容的该第一端，该第二晶体管的第二源/漏极连接至第二电位，该第二晶体管的栅极连接至该第一开关信号，其中当该第一晶体管导通时该第二晶体管不导通，该第一晶体管不导通时该第二晶体管导通。18.根据权利要求17所述的数字感测电路，其特征是当该第一晶体管与该第二晶体管的类型不同，则该第一开关信号与该第二开关信号相同，当该第一晶体管与该第二晶体管的类型相同，则该第二开关信号为该第一开关信号的反相。19.根据权利要求18所述的数字感测电路，其特征是该第一开关信号与该第二开关信号为时钟脉冲信号，该数字感测电路利用该时钟脉冲信号的责任周期，来调整该第一晶体管与该第二晶体管个别的导通时间。20.根据权利要求17所述的数字感测电路，其特征是该第一电位与该第二电位皆为地电位。21.根据权利要求14所述的数字感测电路，其特征是该感测区块电路包括第三晶体管，该第三晶体管的第一源/漏极连接至第三电位，该第三晶体管的栅极连接至第三开关信号；以及第四晶体管，该第四晶体管的第一源/漏极连接至该第三晶体管的第二源/漏极，该第四晶体管的第二源/漏极连接至第一电位，该第四晶体管的栅极连接至该电压信号，其中当该第三晶体管不导通时，该第四晶体管的第一源/漏极输出该位单元所储存的位信息。22.根据权利要求21所述的数字感测电路，其特征是该感测区块电路还包括第五晶体管，该第五晶体管的第一源/漏极连接至该第三电位，该第五晶体管的栅极连接至该第四晶体管的第一源/漏极；以及第六晶体管，该第六晶体管的第一源/漏极连接至该第五晶体管的第二源/漏极，该第六晶体管的第二源/漏极连接至该第一电位，该第六晶体管的栅极连接至该第五晶体管的栅极，且该第五晶体管与该第六晶体管的类型不同，该第六晶体管的第一源/漏极输出该位单元所储存的位信息。23.根据权利要求22所述的数字感测电路，其特征是该第五晶体管为P型晶体管，该第六晶体管为N型晶体管。24.根据权利要求23所述的数字感测电路，其特征是该第一电位为地电位，该第三电位为电源电位。25.根据权利要求14所述的数字感测电路，其特征是该感测区块电路还连接至取样及保持电路，用以整型输出该位单元所储存的位信息。专利摘要本发明提供一种数字感测电路，其可用于感测有机存储器内的位单元所储存的位信息，此数字感测电路仅包括简单的电流至电压转换器、重置区块电路以及感测区块电路。电流至电压转换器将传导电流转换成电压信号，而感测区块电路根据上述电压信号来缓冲输出位信息。因此，本发明的布局与设计的难度极低，可改善制造合格率，进而获得一种可大量生产且实用可行的存储器元件。文档编号G11C11/00GK1996486SQ200510135696公开日2007年7月11日申请日期2005年12月31日发明者许世玄,张维仁,林展瑞申请人:财团法人工业技术研究院导出引文BiBTeX,EndNote,RefMan