Dram内装数据处理器件的制作方法

专利名称：Dram内装数据处理器件的制作方法
技术领域：
本发明涉及半导体集成电路器件，特别涉及在内部安装进行图像处理的数据处理器件以及存储图像数据或者命令的存储器件的半导体集成电路器件。
近年来，个人计算机进展到工作站的领域，通过工作站网络化实现替代大型计算机。另外，最近伴随着家庭用娱乐机的发展，需要以低成本实现高速图像处理的结构。特别是自由映射矩形源数据的变形主画面处理是三维图像处理的基础，为了进一步实现实时显示，正在期待数万多边形/秒程度的描绘性能。
于是，为了提高图像LSI的描绘性能，提高与帧缓冲器之间的数据传送速度的研究正在不断进展。作为提高数据传输速度的方法，有(1)采用高速接口的方法和(2)拓宽与帧缓冲器之间的数据总线宽度的方法。
(1)方法的情况下，使用具有高速页面模式的DRAM和同步DRAM实现。作为使用同步DRAM的方法有特开平7-160249号公报所揭示的方法。
(2)方法的情况下，通过把帧缓冲器和图形控制器安装在单片内，把内部总线的比特宽度扩展为128比特实现。把DRAM和图形控制器安装在单片内部的例子记载在日经电子1995年4月10日号第17页的「开发帧缓冲器内装图像LSI」和日经电子1996年3月号第44页～第65页的「逻辑和单片化DRAM作为系统的核心」中。
在上述日经电子中记述的帧缓冲器内装图像LSI是在16M比特的公用标准DRAM中去除9M比特，把控制器等逻辑电路组装进去的器件。另外，有关在上述日经电子中记载的DRAM内装图形控制器除去在内部安装DRAM这一点以外并没有详细的记载。
然而，如果像上述现有技术那样改造通用标准DRAM等把帧缓冲器安装在图像LSI内部，则由于存储器的格栅结构和数据的输入输出方向由通用标准DRAM的规格确定，因此在图形控制器的配置方面将产生限制。另外，为了与图形控制器之间进行连接，将产生不必要的布线回转。
即，如果直接把现有的通用标准DRAM和同步DRAM进行内装则在获得芯片尺寸最佳的器件方面很困难。另外，由于是在DRAM的空闲区域埋入图形控制器的形式，因此不能够直接使用已有的图形控制器宏单元。
还有，通过把DRAM进行内装，图形控制器访问DRAM的总线在外部不出现。从而，不能够采用现有的测试方法。即，以往图形控制器和帧缓冲器等的图像存储器由于在其它芯片上构成，因此即使在图形控制器和图像存储器的连接端子的物理故障或者机械故障的情况下，也能够直接地从图像存储器的端子进行检测，与此不同，如果构成为单片结构则不能够监视图像存储器的端子和直接信息的存取。
本发明的一个目的在于实现内装图像存储器和图像处理器的半导体集成电路器件的最佳设计。
另外，本发明的另一目的在于使得能够在内部安装逻辑和存储器的半导体集成电路器件的存储器实验中直接使用现有的测试方法。
另外，本发明的又一目的在于实现增加存储器地址的范围，相对于图像用处理器的容量大的内装图像存储器。
另外，本发明的再一目的在于使内装逻辑和存储器的半导体集成电路器件的逻辑的状态机的控制逻辑容易进行。
以下叙述由本申请所揭示的发明中代表性的器件的概要。
把在内部安装了图像存储器和图像处理器的半导体集成电路器件取为沿信息流的配置。
另外，半导体集成电路器件中设置内装存储器用的测试总线并输出到外部。进而，在内装存储器中设置通常口和测试口。
进而，由多个相同的存储器模块分别构成内装在半导体集成电路器件的每一个图像存储器，在各存储器模块上分配相同的行地址。
另外，内装在半导体集成电路器件中的逻辑在访问存储器时，使存储器的读以及写动作的执行时间相同。


图1中示出利用了本发明的半导体集成电路器件的系统的一例。
图2中示出图像操作的代表性动作。
图3中示出在本发明的半导体集成电路器件中内装的图像处理器的侧边运算单元的框图。
图4中示出在本发明的半导体集成电路器件中内装的图像处理器的直线运算单元的框图。
图5中示出在本发明的半导体集成电路器件中内装的图像处理器的像素运算单元的框图。
图6中示出在本发明的半导体集成电路器件中内装的图像处理器和图像存储器的连接关系。
图7中示出在本发明的半导体集成电路器件中内装的存储器模块的读出和写入的基本定时图。
图8中示出在本发明的半导体集成电路器件中内装的存储器模块的行地址进行转换时的定时图。
图9中示出在多个存储器上产生横跨描绘时的情况。
图10中示出在本发明的半导体集成电路器件中内装的图像处理器的4级流水线处理的状况。
图11中示出在本发明的半导体集成电路器件中内装的存储器模块的具体例。
图12中示出本发明的半导体集成电路器件的设计图形的概略结构。
图13中示出在本发明的半导体集成电路器件中内装的存储器模块的设计的一例。
图14中示出在本发明的半导体集成电路器件中内装的存储器模块的设计的其它例。
图15中示出本发明的半导体集成电路器件的测试机构。
图16中示出在本发明的半导体集成电路器件中内装的存储器模块的测试功能。
图17中示出在本发明的半导体集成电路器件中内装的存储器模块的转换电路的一例。
图18中示出本发明的半导体集成电路器件的测试控制管脚的分配。
图19中示出本发明的半导体集成电路器件的逻辑测试时的测试端子输入输出。
图20中示出本发明的半导体集成电路器件的总体框图。
图21～图23中示出本发明的半导体集成电路器件的输入输出管脚。
为进一步详细说明本发明，以下根据附图进行说明。
图1中示出利用了本发明一实施例的半导体集成电路器件SIC系统的一例。图1中所示的系统构成个人计算机或者娱乐机等数据处理系统的一部分。
半导体集成电路器件SIC由图像处理器GP，指令·源数据图像用存储器(以下称为指令·存储器)VRAM，描绘·显示用存储器(以下称为描绘存储器)FB0,FB1构成，形成在硅衬底这样的一块半导体衬底上，进行树脂密封(密封为塑料封装)。半导体集成电路器件SIC连接到中央处理装置CPU和CRT控制电路DP上。
中央处理装置CPU通过总线控制电路BC1访问图像处理器GP。在图像处理器GP内部来自总线控制电路BC1的输出经过CPU接口设备CIU，分开到访问描绘指令取出单元DCF的总线BUS1和访问指令·存储器VRAM的总线BUS2上。
从CPU接口设备CIU访问描绘指令取出单元DCF的情况下，从指令·存储器VRAM读出要处理的指令以及输入数据，供给到进行侧边运算单元EDGE，直线运算单元LINE，图像运算单元DOT等的图像处理运算的描绘控制单元DM中。
具体地讲，描绘指令取出单元DCF发出开始执行指令，从指令·存储器VRAM取出指令，把所需要的参数传送到侧边运算单元EDGE，直线运算单元LINE，像素运算单元DOT中，起动侧边运算单元EDGE。侧边运算单元EDGE中以端点单位计算输入数据中存储着的坐标以及描绘坐标，起动直线运算单元LINE。在直线运算单元LINE中，以1个点单位计算输入数据中存储着的坐标以及描绘坐标，向进行数据加工的像素运算单元DOT进行指示。在像素运算单元DOT中，从指令·存储器VRAM取出输入数据，加工后，经过总线控制单元BC3和转换开关SW，在描绘存储器FB0或者描绘存储器FB1的某一个中进行描绘。另外，从哪一个开始描绘，由复位后的状态决定。
描绘存储器FB0或者描绘存储器FB1中，未描绘方的存储器的显示控制单元DISP经过总线控制单元BC4和转换开关SW，进行读出处理，经过显示输出总线BUS3向显示处理器DP进行数据传送。显示处理器DP把显示数据变换为视频信号，传送到显示装置CRT上。
另外，作为从CPU接口设备CIU访问指令·存储器VRAM的情况，有图像处理器GP的测试的情况，逻辑测试等的外部数据处理装置经过CPU接口设备CIU在指令·存储器VRAM中存储测试用的指令。通过图像处理器GP根据外部的数据处理装置的命令执行该指令，进行图像处理器GP的测试。
另外，指令·存储器VRAM由4M(M=1048576)比特的动态型RAM(随机存取存储器以下称为DRAM)构成。图像存储器FB0和图像存储器FB1分别由2M比特的DRAM构成。
在叙述图像处理器GP的详细情况之前，说明图像处理。为了实现三维对应的图像处理，通过把称为结构映射图像图形粘贴到物体的表面进行。在这里需要把被称为变形主画面处理的矩形源参数向以任意的4个点显示的目标图形进行映射的功能，通过在显示硬件上装入预定数目的小区域的图像图形使得在背景图像上高速地移动。通过进行该变形主画面处理能够进行基于远近法的显示，能够进一步实现实时显示。
在把矩形源参数向以任意的4个点显示的目标图形进行映射时，需要进行原图像的放大，缩小，回转的图像操作，图2中示出该图像操作的代表动作。图2(a)中，显示把矩形源图像ABCD变址为任意的4边形A’B’C’D’的功能。
在图像处理器G P中，使用通过以线性复制进行多次该映射而实现的方式。这里，所谓线性复制如图2(b)所示那样，是把从源图像的水平像素列P0(Xp0、Yp0)到P1(Xp1、Yp1)变址到目标空间上的任意直线Q0(Xq0、Yq0)到Q1(Xq1、Yq1)的图像操作。在图像处理器GP中，进行求出线性复制的始点Q0和终点Q1的侧边运算以及求出连接Q0和Q1的直线的直线运算。另外，图像处理器GP通过来自外部数据处理装置的宏指令，能够以最高29M像素/秒实施变形主画面处理。
图3中示出侧边运算单元EDGE的详细框图。侧边运算单元EDGE由具有专用的读写总线的2个13比特运算器(算术单元)AUa、AUb,2个运算器AUa,AUb上共同的13比特寄存器(R1-Rn),各运算器AUa,AUb专用的13比特寄存器(Ra1-Ran,Rb1-Rbn)，用于选择寄存器(R1-Rn,Ra1-Ran,Rb1-Rbn)的地址译码器121，控制运算器AUa,AUb等的侧边运算单元序列发生器122等构成。
侧边运算单元EGDE是执行侧边描绘算法的模块。另外，侧边运算单元EGDE从指令·存储器VRAM取出描绘指令，描绘源数据和描绘参数。把取出来的指令以及参数存储在侧边运算单元EGDE以及像素运算单元DOT内的内部寄存器中。侧边运算单元EGDE进行遵从取出的描绘指令以及描绘参数的侧边运算，把侧边运算结果存储在直线运算单元LINE内的内部寄存器中。
图4示出直线运算单元LINE的详细框图。直线运算单元LINE由在一个周期进行DDA运算(主要进行减法运算数字微分分析)的5个DDA运算器(S-DDA,D-DDA,R-DDA,G-DDA,B-DDA),13比特寄存器群132，用于选择寄存器群132的地址译码器131等构成。
直线运算单元LINE是执行直线描绘算法的模块。根据由侧边运算单元EGDE存储的侧边运算结果进行直线运算。直线运算单元LINE通过内装寄存器群132存储从侧边运算单元EDGE给出的线性复制的始点终点参数，根据该参数，进行直线运算。
图5中示出像素运算单元DOT的详细框图。像素运算单元DOT由源·存储器·地址·计数器S-Counter，目标·存储器·地址·计数器D-Counter，对应于红色、绿色、蓝色的3个5比特计数器R-Counter,G-Counter,B-Counter，具有专用的读写总线的3个5比特运算器R-AU,G-AU,B-AU等构成。
源·存储器·地址·计数器S-Counter以及目标·存储器·地址·计数器D-Counter在运算的结果产生了进位时进行地址的计数。3个5比特计数器R-Counter、G-Counter、B-Counter在运算结果产生了进位时进行色数据计数。3个5比特运算器R-AU,G-AU,B-AU分别进行源数据红色、绿色、蓝色和在5比特计数器R-Counter,G-Counter,B-Counter中生成的红色、绿色、蓝色的相加运算。
像素运算单元DOT是执行像素复制算法的模块。根据直线运算结果进行对于描绘存储器的地址运算以及数据的像素运算。进行向指令·存储器VRAM的源数据的读访问，像素运算和像素运算结果向描绘存储器FB0,FB1的写访问。像素运算是求出位于线性复制上的像素源坐标P，目标坐标Q，目标坐标Q的色数据(R,G,B)的运算，从初始值的加1开始进行。
显示控制单元DISP从描绘存储器FB0,FB1读出显示数据，把读出的显示数据送出到显示处理器DP中。另外，在显示控制器DISP中，内装着对于指令·存储器VRAM和描绘存储器FB0,FB1进行更新的更新电路。更新电路同时进行指令·存储器VRAM和描绘存储器FB0,FB1的更新，其更新周期以指令·存储器VRAM为基准进行。
通常，在DRAM外装到图像处理器的情况下，在更新电路中，具有更新周期用寄存器使得能够与各种DRAM对应。通过CPU在该寄存器中符合DRAM的标准等进行写入，决定更新周期。
而本实施例中，由于把图像处理器GP，指令·存储器VRAM，描绘存储器FB0,FB1构成在1个半导体集成电路器件上，所以预先知道指令·存储器VRAM和描绘存储器FB0,FB1的更新周期数，时钟数，因此能够固定。
由此，显示控制单元DISP把与指令·存储器VRAM相符合的时钟输入到指令·存储器VRAM和描绘存储器FB0,FB1，由此把搭载了多个DRAM的图像处理器件的更新周期统一。另外，显示控制单元DISP由于已知显示装置CRT的回扫时间，所以利用回扫时间进行DRAM的更新。
还有，指令·存储器VRAM在本实施例中由于使用4M比特的DRAM，所以成为把使用2M比特的DRAM描绘存储器FB0,FB1进行2次更新。
图6中示出图像处理器GP，指令·存储器VRAM以及描绘存储器FB0,FB1的连接关系。
指令·存储器VRAM的4M比特DRAM构成为使用2个8存储体结构的2M比特的DRAM模块。另外，描绘存储器FB0和描绘存储器FB1的2M比特DRAM构成为使用2个4存储体结构的1M比特的DRAM模块。以下，把DRAM模块也称为存储模块。
另外，指令·存储器VRAM和描绘存储器FB0,FB1的各个存储体以256条字线和1024组位线对构成存储阵列，由列选电路选择128组的位线对(行地址AX是8条，列地址AYi是3条)。即，具有256K(K=1024)比特的存储容量。通过采用这种结构，增减存储体数，由此能够以256K比特单位构成存储模块。这是适用于本实施例这样的混载着逻辑和存储器的半导体集成电路的存储模块。
存储模块的存储体的选择以行存储体地址Ri(i=存储体数)，列存储体地址Ci进行。另外，通过字节启动BE,128比特的数据能够在每个8比特(1字节)的n倍(n=1～16)进行输入输出。
存储模块是与时钟信号同步地输入地址和控制信号，还与时钟信号同步地输入输出数据的所谓同步型DRAM。从而，存储模块根据用控制信号和地址信号指定的所谓指令进行动作。另外，不像通用标准DRAM那样行地址和列地址进行多路输入。
在图像处理器GP和指令·存储器VRAM之间，连接着16比特的数据总线DBUS16,11比特的地址总线(A0～A10),8比特的行存储体地址(R0～R7),8比特的列存储体地址(C0～C7)，行地址控制CR，列地址控制CC0、CC1,16比特的字节允许BE，读写RW，激活控制AC，时钟CK等的信号。
另外，在图像处理器GP和描绘存储器FB0,FB1之间连接着32比特的数据总线DBUS32,11比特的地址总线(A0～A10)，4比特的存储体地址(R0～R3)，行地址控制CR，列地址控制CC0、CC1,16比特的字节允许BE，读写RW，激活控制AC，时钟CK等的信号。
图7中示出存储体的读出和写入的基本定时。示出了与从指令·存储器VRAM读出源数据，在图像处理器GP中进行图像变换，将其结果写入到描绘存储器FB0、FB1的一系列动作有关的基本定时。
在图像处理器GP中生成指令·存储器VRAM的地址ADDRVRAM，描绘存储器FB0、FB1的地址ADDRFB，把它们分别输入到指令·存储器的VRAM和描绘存储器FB0、FB1中。另外，还在图像处理器GP中生成存储模块中所需要的控制信号，输入到指令·存储器VRAM和描绘存储器FB0、FB1中。而且，用时钟CK的下降沿把激活控制AC，行地址控制CR和行地址AX取入到存储模块中，激活存储体(T0)。2个时钟以后，在时钟CK的下降沿把列控制CC，读写RW和列地址AYi取入到存储块(T2)。2个时钟以后进行数据的读出(T4)。
即，在行地址AX被写入到指令·存储器VRAM以后，经过4个时钟，读出源数据(READ1)。同样，在行地址被写入到描绘存储器FB以后，经过4个时钟读出像素数据(READ2)。
在图像处理器GP中，把从指令·存储器VRAM读出的源数据(READ1)和从描绘存储器FB0、FB1读出的像素数据(READ2)闩锁在总线控制单元BC2(SET0)，在像素运算单元DOT中生成合成数据(SET1)。
进而，图像处理器GP为在描绘存储器FB0、FB1中写入合成数据(SET1)，输出地址和控制信号。而且，用时针CK的下降沿把列控制CC，读写RW，列地址AYi取入到存储模块中(T7)。2个时钟以后进行数据(WRITE1)的写入(T9)。由此把合成数据(SET1)写入到描绘存储器FB中。
本实施例中，存储器模块的读出执行时间(从输入读指令到读出数据的时间)是2个时钟，写入的执行时间(从输入写指令到写入数据的时间)是1个时钟。由此，写入情况下图像处理器GP插入1个周期NOP使得写入与读出的周期符合。由此通过同样地进行状态机内的写和读的处理，不必要在状态机内考虑读·写，写·读，读·读，写·写这样的访问的组合。另外，由此能够减少图像用处理器的逻辑门数。
如图8(a)所示那样，在行地址AX转换的情况下，从提供行地址AX到发放列地址AY0需要空出2个时钟作为预充电时间。即，从提供行地址AX0以后经过3个时钟发放列地址AY0。然后在访问相同行地址AX0内的数据时，可以连续发放列地址AY1以及AY2。另外，如图9所示，在描绘横跨了多个存储体间的3个点的情况下，从提供行地址AX0到发放列地址AY3分别需要空出2个时钟作为预充电时间，从提供行地址AX到发放列地址AY4需要空出2个时钟作为预充电时间。即，如图8(b)所示不能够使列地址AY的发放连续，至发放第3个列地址AY5之前需要11个时钟。
因此，在行地址AX转换的3个时钟之前，通过发放行地址AX能够使上一个列地址AY连续地进行发放。本实施例中，如图10所示以4级流水线处理实现。
首先，对于存储体B0，在第1级检测行地址AX转换(B0:X-Y)，发放行地址(B0:AX0)(T0)。在第2级以及第3级执行NOP，确保预充电时间(T1,T2)。在第4级发放列地址(B0:AY3)(T3)。
接着，对于存储体B2，在笫1级检测行地址AX转换(B2:X-Y)，发放行地址(B2:AX1)(T1)。在第2级以及第3级执行NOP，确保预充电时间(T2,T3)。在第4级发放列地址(B2:AY4)(T4)。
接着，对于存储体B3，在第1级检测行地址AX转换(B3:X-Y)，发放行地址(B3:AX3)(T2)。在第2级以及第3级执行NOP，确保预充电时间(T3,T4)。在第4级发放列地址(B3:AY5)(T5)。
这样，通过进行4级的流水线处理，能够连续地发放3个存储体的列地址AY。由此，在通常使用状态下，能够提高由于误击周期引起的不等待性能。
另外，通过在总线控制单元BC2,BC3,BC4内使用比较器比较前一周期的行地址AX和当前周期的行地址AX能够实现行地址AX的转换检测。
指令·存储器VRAM和图像存储器FB0,FB1的每一个分别使用2个存储模块，这是因为在2个存储模块中同时输入相同的行地址AX，使得用相同行地址AX访问的比特数扩大为2倍。以下，说明其理由。
本实施例的存储模块通过1次行地址的发放能够激活的比特数是1024比特。在访问存在于相同的行地址AX中的数据时(击中)，能够立即发放读指令或者写指令。但是，在访问不存在于相同的行地址AX中的数据时(误击)，为了确保预充电的时间，不能够立刻发放读指令或者写指令。
因此，如果在2个存储模块上分配相同的行地址AX，同时输入行地址AX，则使得通过1次行地址访问能够激活1个模块时的2倍的2048比特。这种情况下，列地址控制CC使用各个存储模块固有的信号。本实施例中，使用列地址控制CC0,CC1的2个信号，进行列的选择。
另外，图像处理器GP在误击情况下加入3个时钟周期，激活2个存储模块的2个存储体。即，同时激活多个存储体，降低存储体转换时的额外消耗。
另外，在指令·存储器VRAM和图像存储器FB0,FB1的每一个中使用4个存储模块的情况下，指令·存储器VRAM使用1M的存储模块，图像存储器FB0,FB1使用512K的存储模块。这种情况下，能够使得通过1次行地址访问激活1个模块时4倍的4096比特。
另外，本实施例的存储模块，如果行地址AX是击中，则通过仅读出列地址AY能够连续地进行读或者写处理。但是，如果行地址AX误击则由于在预充电后发放行地址，所以需要使得指令发放等待若干个周期。从而，在源数据没有误击而连续读出的过程中，如果在目标的数据写入时引起了误击则数据溢出而消失。因此，本实施例中，在写入时事前检测误击，源数据一侧的读出即使没有误击，也产生误击动作，进行与数据的吻合。反之，在源数据一侧的读出如果误击则目标一侧的写入中也进行误击处理。
图11中示出了本实施例的存储器模块的具体结构。存储模块由存储体模块BANK，放大器模块AMP，电源模块PS的3种模块构成。
存储体模块BANK是从BANK-0～BANK-n，由多个子存储单元阵列SUBARY(SUBARY-00～SUBARY-i7)，存储体控制电路BNKCNT-1，存储体控制电路BNKCNT-2构成。
子存储单元阵列SUBARY由多对位线B,/B，多条字线W，多个存储单元(图中用○表示)，在存储单元读出之前把位线的电位置为预定电平的位线预充电电路PS，把来自存储单元的信号放大的读出放大器SA，选择多对位线B,/B中一对的Y选择电路，把被选择的位线B，/B连接到放大器模块AMP的总位线GBL,/GBL构成。另外，子存储单元阵列SUBARY是存储体模块BANK内的I/O线的分割单位。
存储体控制电路BNKCNT-1包含选择字线W的X译码器XD和选择位线B,/B的Y译码器YD等。存储体控制电路BNKCNT-1接受后述的存储体地址和控制信号自动地发出位线预充电，字线选择，读出放大器启动等一系列存储单元的读出动作中所需要的信号。通过X译码器XD选择1条字线W，进而根据Y译码器YD的输出信号YSi选择与其交叉的(n×8×i)对(图11中因图画大小的关系，示出n=2的情况，而本实施例中n=8)位线B,/B中的(8×i)对。被选择的位线B,/B通过与位线B,/B平行设置的总位线GBL,/GBL与放大器模块AMP进行数据的传送。
存储体控制电路BNKCNT-2包括检测达到了读出放大器控制信号具有的电平的传感器群。
放大器模块AMP由与时钟信号同步地把控制信号和地址信号等供给到存储体模块BANK中的主控制电路MAINCNT和控制对于上述存储体模块群(BANK-0～BANK-n)的数据读写的字节控制电路BYTCNT构成。来自存储模块外部的(8×i)条数据输入输出线DQ(DQ00、…、DQ07、…、DQ07、…、DQi7)通过该模块输入到存储单元中。这里，字节控制信号BEi是以字节单位开闭数据输入输出线DQ的信号。
电源模块PS是发生供给到存储体模块BANK的字线驱动电路WD所需要的字线电压VCH(＞电源电压VCC)的VCH发生电路VCHG，发生位线预充电所需要的电压HVC(电源电压VCC/2)的位线预充电电压发生电路HVCG，发生阵列内的衬底电压(反偏置电压)VBB(＜电源电压VSS(接地电位))的阵列内衬底电压发生电路VBBG等的各种电压的模块。
本实施例的存储体模块BANK具有256条字线，在1条字线上交叉(8×8×i)对的位线，用Y译码器选择1/8，输入输出(8×i)对的总位线。另外，本实施例中，i=16,1个存储体模块BANK以256K比特的容量以128比特宽度输入输出数据。即，以256K比特单位的大小可以得到容量可变的存储宏模块。另外，存储体模块BANK-n对应于图6所示的多个存储体(B0～B7)的一个存储体。
图12示出本发明的半导体集成电路SIC的轮廓图形的概略结构。半导体集成电路SIC做成为横长的形状，指令·存储器VRAM位于左侧，描绘存储器FB0,FB1位于右侧，图像处理器PS配置在其中间。
图13示出存储模块轮廓的一例。指令·存储器VRAM把2个2M比特存储模块成镜像地配置，从2个存储模块之间进行地址总线，数据总线，控制信号等的输入输出。描绘存储器FB0,FB1分别把2个1M比特存储模块成镜像配置，从2个存储模块之间进行地址总线，数据总线，控制信号等的输入输出。
另外，本实施例中，图像处理器GP和存储模块的总线宽度取为16比特或32比特比较狭窄。由于存储模块具有最大128比特的宽度，所以能够把图像处理器GP和存储模块的总线宽度扩大到128比特。这种情况下，如图14所示变更了存储模块配置更容易进行数据输入输出的连接。
指令·存储器VRAM和描绘存储器FB0,FB1存储容量相同，存储模块的结构方面不同，而电源模块PS，放大器模块AMP与存储体模块BANK相比较小，所以能够取为几乎相同的形状，相同的面积。
图13中以不同大小进行了显示，但实际上大小几乎相同。
如果依据本实施例，则在从指令·存储器VRAM沿着描绘指令取出单元DCF，侧边运算单元EDGE，直线运算单元LINE，像素运算单元DOT，描绘存储器FB0,FB1，显示控制单元DISP这样的顺序存取信息。即，由于信息从图12的左侧流向右侧，所以布线的回转简单，缩短布线长度。另外，减少布线区域，还将减小芯片面积。从而，由于缩短了布线长度，因此能够减小信号延迟，能够进行高速动作。
图15中示出本实施例的半导体集成电路器件SIC内部的测试机构的框图。
半导体集成电路器件SIC具有连接在图像处理器GP上的通常动作时使用通常总线NB，连接在通常总线NB上的通常端子NT，连接到图像处理器GP和指令·存储器VRAM以及描绘存储器FB0,FB1上的测试动作时使用的共同测试总线TB，连接在共同测试总线TB上的测试端子TT，选择通常模式，测试模式等的模式的模式选择端子MST。另外，内部控制信号TEM0～5是从模式选择端子MST输出的成为测试对象的存储器模块的选择信号。另外，内部总线IB0,IB1,IB2是与外部连接的通常动作时的内部总线。
本实施例中，以独立的形式进行指令·存储器VRAM和描绘存储器FB0,FB1之间的存储模块的测试，图像处理器GP的测试。存储模块的测试通过存储器测试，图像处理器GP测试通过逻辑测试进行。
另外，本实施例中的存储模块具有通常工作时使用的通常口NP和测试动作时使用的测试口TP。这是由于在通常口NP一侧经过内部总线IB0,IB1,IB2连接存储控制等的控制逻辑，把口的负荷在通常动作时最大限度地减轻。然而，也不一定需要分别设置通常口和测试口，也能够通过多路复用的结构取为一个口。
根据从模式选择端子MST输出的内部控制信号TEM0～5以及模式选择信号TL，选择图像处理器GP，指令·存储器VRAM，描绘存储器FB0,FB1的各个存储模块并进行各模块的测试。另外，模式选择端子MST的输入信号TE0～TE3从外部测试装置(测试器)或者外部CPU供给。从而，来自外部的输入信号TE0～TE3经过模式选择端子MST在内部生成内部控制信号TEM0～5和模式选择信号TL，输入到各模块中，按照各模块进行测试。
另外，各个存储模块和共同测试总线TB用线OR进行连接，只是通过内部控制信号TEM0～5所选择的存储模块的输出被输出到共同测试总线TB上。由此，能够谋求减少测试用的布线数，缩小半导体集成电路器件SIC芯片面积。
图16示出设置在指令·存储器VRAM和描绘存储器FB0,FB1的存储模块内的通常口NP和测试口TP的具体结构。通过口NP和测试口TP构成为按照通常模式，测试模式的各种模式动作不相同。
图16(a)中示出半导体集成电路器件SIC进行了通常动作的通常动作模式的情况。在通常动作模式中，存储模块从通常口NP使用图像处理器GP进行访问。这时，在测试口TP一侧根据选择信号成为高阻状态，成为对于外部不输出任何信息的状态。即，通常动作的模式时，使图像处理器GP和存储模块以直接连接的状态进行动作。另外，选择信号用内部控制信号TEM0～5和模式选择信号TL的AND生成。
图16(b)示出存储测试模式的情况。存储测试模式中，存储模块从测试口TP进行访问。这时，通过NP一侧根据选择信号成为高阻状态，成为对于外部不输出任何信息的状态。即，存储测试模式时，图像处理器GP和存储模块相互分离，存储模块经过测试口TP，以连接到外部测试用装置或者内部的CPU上的状态进行动作。
由此，对于搭载到半导体集成电路器件SIC上的存储模块，能够直接使用现有的通用半导体存储器的测试方法。
图16(c)中，示出逻辑测试模式的情况。所谓逻辑测试模式指的是图像处理器GP的测试模式。在逻辑测试模式中，通常口NT访问存储模块。另外，通过测试口TP能够在外部进行监视。
即，在逻辑测试模式时，图像处理器GP和存储模块直接连接，测试模块经过测试口TP以直接连接外部测试装置或者外部的CPU上的状态进行动作。由此，逻辑测试模式时，图像处理器GP根据逻辑测试的测试图形与存储模块之间进行存取，并且能够监视这时的存储模块的状态。
图17中示出通常口NP和测试口TP转换电路的一例。转换电路由n通道MOS(nMOS)晶体管Q1和p通道MOS(pMOS)晶体管Q2组成的传输门TG1以及nMOS晶体管Q3与pMOS晶体管Q4组成的传输门TG2构成。根据从模式选择信号(TL,TEM0～TEM3)生成的控制信号SN,ST，控制传输门TG1,TG2。其中，代替该传输门，使用时钟反相器等也能够实现同样的功能。
图18中示出模式选择端子MST的测试控制管脚的分配。测试控制管脚(TE0～TE3)接受4比特编码信号，根据该信号如图18所示那样生成内部控制信号TEM0～5和模式选择信号TL。另外，根据内部控制信号TEM0-5和模式选择信号TL，选择指令·存储器VRAM，描绘存储器FB0,FB1的各个存储模块进行测试。
内部控制信号TEM是在测试控制管脚(TE0～TE3)上外部输入信号的译码结果，输入到图像处理器GP，指令·存储器VRAM，描绘存储器FB0,FB1的各个模块中，决定测试时的对象模块。另外，本实施例中，通常动作时，STNBY模式时为「000000」。
模式选择信号TL设定通常动作模式，逻辑测试模式，存储测试模式的各模式。图18中当模式选择信号TL为「1」时，设定通常动作模式和逻辑测试模式，为「0」时设定存储测试模式。另外，本实施例中，除去通常动作模式，逻辑测试模式，存储测试模式以外还能够设定备用模式。
另外，本实施例中的测试模块如图18所示那样，在逻辑测试模式中，用DRAM模式的2个单位(M0-M1,M2-M3,M5-M6)进行测试，在存储测试模式时用DRAM模块的1个单位(M0,M1,M2,N3,M4,M5))进行测试。这是基于逻辑测试模式和存储测试模式的测试方法的差别，逻辑测试时，以FB0,FB1的单位进行测试，与此相反，在存储测试模式时以DRAM的单位进行测试的缘故。
如以上那样，即使增加搭载的存储模块数或者存储体数，也不需要增加测试控制管脚(TE0～TE3)，另外还能够进行与各测试方法一致的测试模块的测试。
另外，该测试控制管脚(TE0～TE3)不一定进行本实施例这样的编码，各测试控制管脚也能够是直接选择各个特定的存储模块的结构。例如，可以采用如果TE2成为「1」，则选择描写存储器FB0的一个存储模块进行测试的结构。
图19中示出表示图16(c)的逻辑测试模式时各端子的输入输出的情况。
为此，本实施例中，通过图16所示测试口NP，以成为连接到外部测试装置或者外部CPU上的状态同时，如图19那样使得在图像处理器GP和图像处理器GP所访问的各个存储模块进行测试。
本实施例中的图像处理器GP使用通过图像处理器GP执行经过通常端子NT从外部输入的测试用指令以及测试图形进行。从而，图像处理器GT使用通常端子NT，根据测试图形，可以进行通常的动作，而不存在与通常动作时不同的动作。
具体地讲，外部数据处理装置经过上述的CPU接口设备CIU，在指令·存储器VRAM中存储测试用的指令以及测试图形，图像处理器GT根据外部数据处理装置的命令，通过执行该指令进行。
本实施例中，按照成为对象的各个存储模块图像处理器GP执行测试图形。从而，首先描绘存储器FB0成为对象，接着描绘存储器FD1，指令·存储器VRAM成为逻辑测试模式对象的存储模块。另外，根据输入到测试控制管脚(TE0～TE3)的作为外部输入信号译码结果的观测转换信号KS决定以逻辑测试模式观测哪一个存储模块。本实施例中，有观测描绘存储器FB0的模式1，观测描绘存储器FB1的模式2，观测指令·存储器VRAM的模式3。
由此，模式1时，通过图16(c)所示的测试口TP，从通常口NP访问描绘存储器FB0的状态，模式2时访问描绘存储器FB1的状态，模式3时访问指令·存储器VRAM的状态成为能够分别从外部进行监视的状态。
图20中示出半导体集成电路器件SIC测试的主要部分的总体框图，图21～23中示出了半导体集成电路器件SIC的输入输出管脚的内容。
各存储器模块连接在共同测试总线TB上，共同测试总线TB由11比特的地址总线A,8比特的列存储体地址总线C,8比特的行存储体地址总线R,16比特的存储体激活信号BE,16比特的数据总线DQ,以及时钟CLK，激活控制AC，行地址控制CR，列地址控制CC，读写RW等构成。
半导体集成电路器件SIC具有34个通常时的图像处理器GP所需要的输入·输出·输入输出端子，7个测试控制用的端子，43个测试专用的端子，16个电源·接地的端子总计具有100个输入·输出·输入输出端子。如图12所示那样，端子在一条边上各配置25个。
另外，地址/数据总线VBUS，存储字节允许TEBE，存储体地址TERC为了削减管脚数目，分别构成为多路复用。例如，地址/数据总线VBAS是通常动作时从外部的数据处理装置向图像处理器GP进行读写的地址/数据总线，而在测试模式时连接到测试总线TB的数据总线DQ上，使得进行测试总线TB的数据总线DQ内容的输入输出。
如果简单地说明根据本实施例得到的效果，则如以下所示。
(1)如果依据本实施例，则在单片内安装了帧缓冲器和指令用的存储器以及图像处理器的情况下，通过进行沿着信息流的最佳配置，能够使布线的回转简单，缩短布线长度。由此能够缩小布线区域，减小芯片面积。进而，由于布线长度缩短，能够减小信号延迟，进行高速动作。
(2)通过在单片内安装了帧缓冲器和指令用的存储器以及图像处理器的图像处理装置中设置测试端子，在各存储模块设置测试口，并连接到测试总线上，能够从外部监视测试时各内装存储模块的内容。从而，即使由于混载而没有存储用的外部端子，也能够直接使用以往的测试方法。
(3)进而，用多个相同结构的存储模块构成内装的图像处理装置的各个帧缓冲器，指令·存储器，通过在各存储模块上分配相同的行地址能够增加存储地址的深度。由此，即使在由于应力，扭曲等的物理限制而限制了存储模块的电流线即电流容量的情况下，通过在满足上限范围内采用多个相同结构，能够实现相对于图像处理器的大容量的缓冲器，指令·存储器。进而，通过用相同结构的存储模块构成，能够把帧缓冲器，指令·存储器的每一个中的测试，更新进行统一。
(4)另外，通过使基于图像用的处理器的命令的帧缓冲器，指令·存储器的每一个读以及写动作的执行时间相等，能够容易地实施逻辑的状态机的控制逻辑。即，图像用的处理器在写·地址输出后执行非操作指令，由此使读以及写动作的执行时间相同，由此能够相同地进行状态机内的读和写的处理。从而，没有必要在状态机内考虑读·写，写·读，读·读，写·写这样的访问的组合。另外，由此能够减少图象用处理器的逻辑门数。
本发明是能够导入到实现个人计算机或者娱乐机等高速图像处理的结构中的器件，为了提高图像LSI的描绘性能，在把帧缓冲器和指令用的存储器以及图形控制器内装到单片的情况下，通过进行沿着信息流的最佳配置，以及可以直接使用以往的存储器测试、逻辑测试，用多个相同结构的存储模块构成帧缓冲器和指令用的存储器的每一个等，适合于实现缩小搭载衬底的占有面积以及使用随意性良好的图像处理装置。
权利要求
1．一种半导体集成器件，特征在于在一块半导体衬底上具有集成了逻辑电路的逻辑模块和存储该逻辑模块中所需要的信息的存储模块，上述逻辑模块和上述存储模块以独立的形式进行测试。
2．如权利要求1记述的半导体集成器件，特征在于上述半导体集成器件具有通常动作时使用的第1端子；测试动作时使用的第2端子；通常动作时使用的第1总线；测试动作时使用的第2总线，上述存储模块具有通常动作时使用的第1口；测试动作时使用的第2口。
3．如权利要求2记述的半导体集成器件，特征在于上述存储模块的测试通过存储测试器，上述逻辑模块的测试通过逻辑用的测试器，从该半导体集成器件的外部分别经过上述第1端子和第2端子进行测试。
4．如权利要求1记述的半导体集成器件，特征在于该半导体集成器件具有多个上述存储模块，在相同地址被激活的数据线的比特数在各个存储模块中分别相等。
5．如权利要求2记述的半导体集成器件，特征在于上述存储模块的每一个由动态型RAM组成的多个存储体构成。
6．如权利要求5记述的半导体集成器件，特征在于上述第2总线共同连接到上述多个存储模块上，只有用选择信号选择了的存储模块输出到共同总线上。
7．如权利要求6记述的半导体集成器件，特征在于通过模式选择端子，根据从外部测试装置或者外部处理器输入的测试信号，生成上述选择信号，上述模式选择端子根据上述测试信号，进行通常动作模式、上述逻辑模块的测试模式、以及上述存储模块的测试模式的设定，选择上述逻辑模块和上述多个存储模块的每一个进行测试。
8．如权利要求7记述的半导体集成器件，特征在于上述模式选择端子具有从外部测试装置或者外部处理器输入编码的测试信号的多个测试管脚，上述模式选择端子根据上述编码的测试信号进行通常动作模式、上述逻辑模块的测试模式、以及上述存储模块的测试模式的设定，选择上述逻辑模块、上述存储模块的每一个进行测试。
9．如权利要求2记述的半导体集成器件，特征在于上述通常动作模式时，上述存储模块把上述第2口设置为高阻状态，通过上述第1口由上述逻辑模块或外部的处理器进行访问。
10．如权利要求2记述的半导体集成器件，特征在于上述存储模块的测试模式时，把上述第1口设置为高阻状态，从上述第2口向上述第2总线输出上述存储模块的内容，通过第2端子输出到外部。
11．如权利要求2记述的半导体集成器件，特征在于上述逻辑模块的测试模式时，上述各存储模块实行通常的动作，从上述第2口向上述第2总线输出上述存储模块的内容，通过第2端子输出到外部。
12．如权利要求2记述的半导体集成器件，特征在于上述逻辑模块的测试模式时，在上述存储模块的测试模式下，根据从模式选择端子输出的选择信号决定是否成为对象，上述逻辑模块执行测试图形，把成为对象的存储模块所连接的总线的信息输出到外部。
13．一种半导体集成器件，特征在于在一块半导体衬底上具有集成了逻辑电路的图像用的处理器；存储命令以及源数据的第1动态型RAM；存储描绘信息的第2动态型RAM，上述第1或第2动态型RAM具有线逻辑电路，根据选择信号被设置为高阻状态。
14．如权利要求13记述的半导体集成器件，特征在于上述半导体集成电路器件具有通常动作时使用的第1端子；测试动作时使用的第2端子；通常动作时使用的第1总线；测试动作时使用的第2总线，上述第1以及第2动态型RAM具有通常动作时使用的第1口；测试动作时使用的第2口。
15．如权利要求14记述的半导体集成器件，特征在于上述第2总线共同连接到上述多个动态型RAM上，只有根据选择信号选择了的动态型RAM的输出被输出到公共总线上。
16．如权利要求15记述的半导体集成器件，特征在于通过模式选择端子，根据从外部测试装置或者外部处理器输入的测试信号生成上述选择信号，上述模式选择端子根据上述测试信号，进行通常动作模式、上述图像用处理器的测试模式和上述动态型RAM的测试模式的设定，选择上述图像用处理器、上述第1或第2动态型RAM的每一个进行测试。
全文摘要
本发明是能够导入到实现个人计算机或者娱乐机等高速图像处理的结构中的器件,为了提高图像处理装置的描绘性能,在把帧缓冲器和指令用的存储器以及图像用处理器内装到单片的情况下,在图像处理装置上设置测试端子、测试总线,在各个存储模块上设置测试口,通过连接到共同的测试总线上,在测试时从外部监视各内装存储模块的内容。由此,能够在存储模块的测试中直接使用现有的测试方法。
文档编号G11C11/34GK1217082SQ96180261
公开日1999年5月19日 申请日期1996年3月21日 优先权日1996年3月21日
发明者山岸一繁, 佐藤润, 宫本崇 申请人:株式会社日立制作所