数据处理装置的制造方法
【技术领域】
[0001]本发明涉及嵌入式时钟方式的数据传输中的数据处理装置。
【背景技术】
[0002]在串行数据的传输中，当以不同的信号线传输数据信号和时钟信号时，在数据信号的传输与时钟信号的传输之间产生时间差。因此，为了防止该时间差的产生，考虑了在数据信号中叠加时钟信号来传输的嵌入式时钟(embedded clock)方式(例如，专利文献1)。
[0003]现有技术文献专利文献
专利文献1:日本特开2009 - 163269号公报。
[0004]发明要解决的课题
在使用了串行数据的数据通信中，在接受侧的装置中进行将串行数据变换为并行的处理(串并变换)。在高速地进行串行数据通信的情况下，为了高速地对数据进行串并变换，需要以高速的时钟工作的大量的锁存器。因此，存在由于锁存时的延迟而在本来应该同时进行的多个数据处理中产生时间差(时滞(skew))的可能性。
【发明内容】
[0005]因此，本发明的目的在于提供能够在使用了嵌入式时钟方式的数据的接口中抑制起因于锁存时的延迟等的时滞的影响的数据处理装置。
[0006]用于解决课题的方案
本发明的数据处理装置的特征在于，具备:输入部，受理由包含时钟位的N位的串行数据块的序列构成的串行数据，其中，N为2以上的自然数；第一导入部，从所述串行数据块的每一个导入K位的数据，得到其来作为第一导入数据，其中，K〈N并且为自然数；第二导入部，从所述串行数据块的每一个导入L位的数据，得到其来作为第二导入数据，其中，L=N -K;时钟判定部，判定在所述第一导入数据和所述第二导入数据的哪一个中包含所述时钟位；第一串并变换部，基于所述时钟判定部的判定结果，对所述第一导入数据和所述第二导入数据之中的包含所述时钟位的一方进行串并变换来得到第一并行数据；第二串并变换部，基于所述时钟判定部的判定结果，对所述第一导入数据和所述第二导入数据之中的不包含所述时钟位的一方进行串并变换来得到第二并行数据；以及合成部，将所述第一并行数据与所述第二并行数据合成，输出N位的并行数据。
[0007]此外，本发明的数据处理方法的特征在于，具备:输入受理步骤，受理由包含时钟位的N位的串行数据块的序列构成的串行数据，其中，N为2以上的自然数；第一导入步骤，从所述串行数据块的每一个导入K位的数据，得到其来作为第一导入数据，其中，K〈N并且为自然数；第二导入步骤，从所述串行数据块的每一个导入L位的数据，得到其来作为第二导入数据，其中，L=N-K ;时钟判定步骤，判定在所述第一导入数据和所述第二导入数据的哪一个中包含所述时钟位；第一串并变换步骤，基于所述时钟判定步骤的判定结果，对所述第一导入数据和所述第二导入数据之中的包含所述时钟位的一方进行串并变换来得到第一并行数据；第二串并变换步骤，基于所述时钟判定步骤的判定结果，对所述第一导入数据和所述第二导入数据之中的不包含所述时钟位的一方进行串并变换来得到第二并行数据；以及合成步骤，将所述第一并行数据与所述第二并行数据合成，输出N位的并行数据。
[0008]发明效果
根据本发明的数据处理装置，分成多个系统来导入串行数据，对它们并行地进行串并变换，之后，进行合成，因此，能够降低速度来进行串并变换，能够抑制起因于锁存时的延迟的数据处理的时滞的影响。
【附图说明】
[0009]图1是示出本发明的实施例1的数据处理装置的框图。
[0010]图2是示出第一导入部和第二导入部进行的处理的例子的时间图。
[0011]图3是示出由本发明的数据处理装置进行的处理的例子的时间图。
[0012]图4是示出本发明的实施例2的数据处理装置的框图。
[0013]图5是示出本发明的实施例3的数据处理装置的框图。
【具体实施方式】
[0014]以下，参照附图并详细地说明本发明的实施例。
[0015]【实施例1】
图1是示出本发明的数据处理装置10的概略结构的框图。数据处理装置10包含:作为串行数据的输入部的接收器11、作为时钟信号生成部的PLL (Phase Locked Loop，锁相环)电路12、第一导入部13、第二导入部14、第一锁存器部15、第二锁存器部16、时钟锁定判定部17、时钟判定部18、作为连接切换部的选择器19、第一串并变换部20、第二串并变换部21、以及合成部22。
[0016]接收器11接收从外部的发送装置等(未图示)发送的信号，得到由包含时钟位AD的串行数据块DB的序列构成的串行数据SD。例如，在各串行数据块DB为10位的情况下，串行数据块DB由时钟位AD和9位的数据序列(B1、B2、B3、B4、B5、B6、B7、B8、B9 )构成。接收器11将串行数据SD供给到PLL电路12、第一导入部13、第二导入部14、第一锁存器部15以及第二锁存器部16中。
[0017]PLL电路12由电压控制发信器、相位比较器、环路滤波器等构成。PLL电路12生成与从接收器11供给的串行数据SD中的时钟位AD相位同步的第一时钟信号CK1和具有与其反转的相位的第二时钟信号CK2。PLL电路12将第一时钟信号CK1供给到第一导入部13和第一锁存器部15中。此外，PLL电路12将第二时钟信号CK2供给到第二导入部14和第二锁存器部16中。
[0018]第一导入部13和第二导入部14分别基于第一时钟信号CK1和CK2来每隔1位交替地导入串行数据SD中的构成各数据块DB的数据序列，并依次供给到选择器19中。例如，在如图2 (a)所示那样在串行数据SD中的时钟位AD的上升沿之后CK1的上升沿比CK2的上升沿先出现的情况下，第一导入部13依次导入数据块DB中的数据序列中的时钟位AD和偶数位位数的位B2、B4、B6、B8，并供给到选择器19中。第二导入部14依次导入数据块DB中的数据序列中的奇数位位数的位則、83、85、87、89，并供给到选择器19中。
[0019]另一方面，在如图2 (b)所示那样在串行数据SD中的时钟位AD的上升沿之后CK2的上升沿比CK1的上升沿先出现的情况下，第一导入部13依次导入数据块DB中的数据序列中的位則、83、85、87、89，并供给到选择器19中。第二导入部14依次导入数据块DB中的数据序列中的时钟位AD和位B2、B4、B6、B8，并供给到选择器19中。
[0020]S卩，基于在串行数据SD中的时钟位AD的上升沿之后先出现上升沿的时钟信号(CK1或CK2)来导入数据的导入部(第一导入部13或第二导入部14)对时钟位AD和位B2、B4、B6、B8进行导入。另一方面，基于后出现上升沿的时钟信号来导入数据的导入部对位B1、B3、B5、B7、B9进行导入。由此，将由包含第一导入部13导入的数据的第一数据块DB1的序列构成的串行数据SD1A和由包含第二导入部14导入的数据的第二数据块DB2的序列构成的串行数据SD2A分别供给到选择器19中。
[0021]第一锁存器部15和第二锁存器部16分别基于第一时钟信号CK1和CK2每隔1位交替地锁存串行数据SD中的构成各数据块DB的数据序列，并依次供给到时钟判定部18中。与第一导入部13和第二导入部14同样地，基于在串行数据SD中的时钟位AD的上升沿之后先出现上升沿的时钟信号(CK1或CK2)来锁存数据的锁存器部(第一锁存器部15或第二锁存器部16)对时钟位AD和位B2、B4、B6、B8进行锁存。另一方面，基于后出现上升沿的时钟信号来锁存数据的锁存器部对位Bl、B3、B5、B7、B9进行锁存。由此，将由第一锁存器部15锁存的数据构成的串行数据SD1B和由第二锁存器部16锁存的数据构成的串行数据SD2B分别供给到时钟判定部18中。
[0022]时钟锁定判定部17生成表示PLL电路12是否生成与时钟位AD相位锁定后的CK1(CK2)的时钟锁定信号CLS，并将其供给到时钟判定部18中。由后级的时钟判定部18进行的判定工作需要在PLL电路12与时钟位AD相位锁定之后进行，因此，时钟判定部18等待表示相位锁定的时钟锁定信号CLS的来自时钟锁定判定部17的供给，开始判定工作。
[0023]时钟判定部18根据表示相位锁定的时钟锁定信号CLS来判定在从第一锁存器部15供给的数据SD1B和从第二锁存器部16供给的数据SD2B之中的哪一个