中包含时钟位AD。具体地，对SD1B和SD2B的上升沿进行比较，判定为在先成为高电平的数据中包含时钟位AD。例如，在如图3 (a)所示那样SD1B的上升沿比SD2B的上升沿先出现的情况下，判定为在SD1B中包含时钟位AD。另一方面，在如图3 (b)所示那样SD2B的上升沿比SD1B的上升沿先出现的情况下，判定为在SD2B中包含时钟位AD。
[0024]在此，数据SD1A和数据SD1B均是基于第一时钟信号CK1来锁存(导入)构成串行数据SD的数据序列而得到的数据，数据SD2A和数据SD2B均是基于第二时钟信号CK2来锁存(导入)构成串行数据SD的数据序列而得到的数据。因此，在判定为在数据SD1B中包含时钟位AD的情况下，判定为在数据SD1A中包含时钟位AD。此外，在判定为在数据SD2B中包含时钟位AD的情况下，判定为在数据SD2A中包含时钟位AD。S卩，时钟判定部18基于在数据SD1B和SD2B中是否包含时钟位AD来判定在数据SD1A和SD2A中是否包含时钟位AD。时钟判定部18将表示在数据SD1A (SD1B)和数据SD2A (SD2B)的哪一个中包含时钟位AD的时钟判定信号CJS供给到选择器19中。
[0025]选择器19基于时钟判定信号CJS将数据SD1A或数据SD2A之中被判定为包含时钟位AD的数据作为串行数据CSD供给到第一串并变换部20中。此外，选择器19将数据SD1A或数据SD2A之中被判定为不包含时钟位AD的数据作为串行数据NSD供给到第二串并变换部21中。
[0026]第一串并变换部20对从选择器19供给的包含时钟位AD的串行数据CSD进行串并变换，生成包含时钟位AD的并行数据CPD，并供给到合成部22中。第二串并变换部21对从选择器19供给的不包含时钟位AD的串行数据NSD进行串并变换，生成不包含时钟位AD的并行数据NPD，并供给到合成部22中。
[0027]再有，在针对包含时钟位AD的数据的串并变换处理和针对不包含时钟位AD的数据的串并变换处理中，在处理时间中产生规定的时间差(延迟)。也就是说，如图2 (a)和图2 (b)所示，包含时钟位AD的数据块比不包含时钟位AD的数据块先输出，并且，除去时钟位AD后的位数(B2、B4、B6、B8)比不包含时钟位AD的数据块的位数(Bl、B3、B5、B7、B9)少。因此，第一串并变换部20的串并变换处理的完成的定时比第二串并变换部21的串并变换处理的完成的定时更早，因此，第一串并变换部20在调整该延迟之后输出并行数据CPD。由此，串并变换后的并行数据CPD和NPD在相同的定时被供给到合成部22中。
[0028]合成部22将从包含时钟位AD的并行数据CPD除去时钟位AD后的数据与从第二串并变换部21供给的不包含时钟位AD的并行数据NPD合成，将其作为并行数据输出。例如，合成部22将包含位Bl、B3、B5、B7、B9的并行数据NPD和包含位B2、B4、B6、B8的并行数据CPD合成，得到由位Bl、B2、B3、B4、B5、B6、B7、B8、B9构成的并行数据PDo即，合成部22将第一串并变换部输出的并行数据CPD的4个位与第二串并变换部输出的并行数据NPD的5个位结合，生成由9个位构成的并行数据H)。
[0029]如以上那样，本发明的数据处理装置10在用2个系统的导入部每隔1位交替地导入串行数据SD且并行地进行串并变换之后对它们进行合成。因此，能够使串行数据的数据长度减半而降低速度来进行串并变换，能够抑制起因于锁存时的延迟等的时滞的影响并进行数据处理。
[0030]此外，在像这样用多个系统(第一串并变换部和第二串并变换部)并行地进行串并变换的处理的情况下，根据包含时钟位的数据和不包含时钟位的数据而在处理时间中产生差异(延迟)，但是，在本发明中，在事前判定在哪一个数据中包含时钟位之后，分成包含时钟位的数据和不包含时钟位的数据来进行串并变换，同时进行延迟的调整。因此，不需要在进行了串并变换之后重新判定在哪一个系统的数据中包含时钟之后进行延迟的调整，能够流畅地进行数据处理。
[0031]【实施例2】
图4是示出本发明的数据处理装置30的概略结构的框图。数据处理装置30包含:作为串行数据的输入部的接收器31、作为时钟信号生成部的PLL电路32、第一导入部33、第二导入部34、时钟锁定判定部35、时钟判定部36、作为连接切换部的选择器37、第一串并变换部38、第二串并变换部39、以及合成部40。
[0032]接收器31接收从外部发送的信号，得到由包含时钟位AD的串行数据块DB的序列构成的串行数据SD。例如，在各串行数据块DB为10位的情况下，串行数据块DB由时钟位AD和9位的数据序列(Bl、B2、B3、B4、B5、B6、B7、B8、B9)构成。接收器31将串行数据SD供给到PLL电路32、第一导入部33以及第二导入部34中。
[0033]PLL电路32生成与从接收器31供给的串行数据SD中的时钟位AD相位同步的第一时钟信号CK1和具有与其反转的相位的第二时钟信号CK2。PLL电路32将第一时钟信号CK1供给到第一导入部33中，将第二时钟信号CK2供给到第二导入部34中。
[0034]第一导入部33和第二导入部34分别基于第一时钟信号CK1和CK2来每隔1位交替地导入串行数据SD中的构成各数据块DB的数据序列，并依次供给到时钟判定部36和选择器37中。基于在串行数据SD中的时钟位AD的上升沿之后先出现上升沿的时钟信号(CK1或CK2)来导入数据的导入部(第一导入部33或第二导入部34)对时钟位AD和位B2、B4、B6、B8涉及的数据进行导入。另一方面，基于在串行数据SD中的时钟位AD的上升沿之后后出现上升沿的时钟信号来导入数据的导入部对位B1、B3、B5、B7、B9涉及的数据进行导入。由此，将由第一导入部33导入的数据构成的串行数据SD1和由第二导入部34导入的数据构成的串行数据SD2分别供给到时钟判定部36和选择器37中。
[0035]时钟锁定判定部35生成表示PLL电路32是否生成与时钟位AD相位锁定后的CK1(CK2)的时钟锁定信号CLS，并将其供给到时钟判定部36中。
[0036]时钟判定部36根据表示相位锁定的时钟锁定信号CLS来判定在从第一导入部33供给的数据SD1和从第二导入部34供给的数据SD2之中的哪一个中包含时钟位AD。时钟判定部36将表示在数据SD1和数据SD2的哪一个中包含时钟位AD的时钟判定信号CJS供给到选择器37中。
[0037]选择器37基于时钟判定信号CJS将数据SD1或数据SD2之中被判定为包含时钟位AD的数据作为串行数据CSD供给到第一串并变换部38中。此外，选择器37将数据SD1或数据SD2之中被判定为不包含时钟位AD的数据作为串行数据NSD供给到第二串并变换部39中。
[0038]第一串并变换部38对从选择器37供给的包含时钟位AD的串行数据CSD进行串并变换，生成包含时钟位AD的并行数据CPD，并供给到合成部40中。第二串并变换部39对从选择器37供给的不包含时钟位AD的串行数据NSD进行串并变换，生成不包含时钟位AD的并行数据NPD，并供给到合成部40中。再有，第一串并变换部38进行延迟调整，在与利用第二串并变换部39的并行数据NPD的供给相同的定时将并行数据CPD供给到合成部40中。
[0039]合成部40将从包含时钟位AD的并行数据CPD除去时钟位AD后的数据与从第二串并变换部39供给的不包含时钟位AD的并行数据NPD合成，将其作为并行数据输出。
[0040]在实施例2的数据处理装置30中，将第一导入部34和第二导入部35导入的数据不仅供给到选择器37中还供给到时钟判定部36中，时钟判定部36使用该数据来进行是否包含时钟位AD的判定。根据这样的结构，不需要如实施例1那样在导入部之外设置锁存器部，因此，能够抑制装置规模。
[0041]【实施例3】
图5是示出本发明的数据处理装置50的概略结构的框图。数据处理装置50包含:作为串行数据的输入部的接收器51、作为时钟信号生成部的PLL电路52、第一导入部53、第二导入部54、第三导入部55、第一锁存器部56、第二锁存器部57、第三锁存器部58、时钟锁定判定部59、时钟判定部60、作为连接切换部的选择器61、第一串并变换部62、第二串并变换部63、第三串并变换部64、以及合成部65。
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