42]接收器51接收从外部发送的信号，得到由包含时钟位AD的串行数据块DB的序列构成的串行数据SD。例如，在各串行数据块DB为12位的情况下，串行数据块DB由时钟位AD 和 11 位的数据序列(81、82、83、84、85、86、87、88、89、810、811)构成。接收器 51 将串行数据SD供给到PLL电路52、第一导入部53、第二导入部54、第三导入部55、第一锁存器部56、第二锁存器部57以及第三锁存器部58中。
[0043]PLL电路52生成与从接收器51供给的串行数据SD中的时钟位AD相位同步的第一时钟信号CK1、第二时钟信号CK2以及第三时钟信号CK3。第二时钟信号CK2和第三时钟信号CK3分别具有与第一时钟信号CK1不同的相位，PLL电路52例如通过使第一时钟信号CK1的相位移动(shift)来生成第二时钟信号CK2和第三时钟信号CK3。PLL电路52将第一时钟信号CK1供给到第一导入部53和第一锁存器部56中，将第二时钟信号CK2供给到第二导入部54和第二锁存器部57中，将第三时钟信号CK3供给到第三导入部55和第三锁存器部58中。
[0044]第一导入部53、第二导入部54和第三导入部55分别基于第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3来每隔1位交替(按顺序)地导入串行数据SD中的构成各数据块DB的数据序列，并供给到选择器61中。此时，从被供给在串行数据SD的时钟位AD的上升沿之后先出现上升沿的时钟信号(CK1、CK2、CK3之中的任一个)的导入部起先导入数据。例如，在串行数据SD的时钟位AD的上升沿之后CK1的上升沿比CK2和CK3的上升沿先出现的情况下，第一导入部53依次导入构成数据块DB的数据序列之中的时钟位AD和位B3、B6、B9，并供给到选择器61中。第二导入部54依次导入构成数据块DB的数据序列之中的位則、84、87、810，并供给到选择器61中。第三导入部55依次导入构成数据块DB的数据序列之中的位B2、B5、B8、B11，并供给到选择器61中。
[0045]另一方面，在串行数据SD的时钟位AD的上升沿之后CK2的上升沿比CK1和CK3的上升沿先出现的情况下，第二导入部54依次导入构成数据块DB的数据序列之中的时钟位AD和位B3、B6、B9，并供给到选择器61中。第三导入部55依次导入构成数据块DB的数据序列之中的位Bl、B4、B7、B10，并供给到选择器61中。第一导入部53依次导入构成数据块DB的数据序列之中的位B2、B5、B8、B11，并供给到选择器61中。此外，在串行数据SD的时钟位AD的上升沿之后CK3的上升沿比CK1和CK2的上升沿先出现的情况下，第三导入部55依次导入构成数据块DB的数据序列之中的时钟位AD和位B3、B6、B9，并供给到选择器61中。第一导入部55依次导入构成数据块08的数据序列之中的位則、84、87、810，并供给到选择器61中。第二导入部54依次导入构成数据块DB的数据序列之中的位B2、B5、B8、B11，并供给到选择器61中。
[0046]第一锁存器部56、第二锁存器部57和第三锁存器部58分别基于第一、第二和第三时钟信号CK1、CK2和CK3每隔1位交替地锁存串行数据SD中的构成各数据块DB的数据序列，并依次供给到时钟判定部18中。再有，与第一导入部53、第二导入部54和第三导入部55同样地，从对应的时钟信号(CK1、CK2、CK3)的上升沿先出现的锁存器部起先对数据进行锁存并输出。由此，由第一锁存器部56锁存的数据构成的串行数据SD1B、由第二锁存器部57锁存的数据构成的串行数据SD2B、以及由第三锁存器部58锁存的数据构成的串行数据SD3B分别被供给到时钟判定部60中。
[0047]时钟锁定判定部59生成表示PLL电路52是否生成与时钟位AD相位锁定后的CK(CK1、CK2、CK3)的时钟锁定信号CLS，并将其供给到时钟判定部59中。
[0048]时钟判定部60根据表示相位锁定的时钟锁定信号CLS来判定在从第一锁存器部56供给的数据SD1B、从第二锁存器部57供给的数据SD2B、以及从第三锁存器部58供给的数据SD3B之中的哪一个中包含时钟位AD。
[0049]在此，数据SD1A和数据SD1B均是基于第一时钟信号CK1来锁存(导入)构成串行数据SD的数据序列而得到的串行数据，数据SD2A和数据SD2B均是基于第二时钟信号CK2来锁存(导入)构成串行数据SD的数据序列而得到的串行数据，数据SD3A和数据SD3B均是基于第三时钟信号CK3来锁存(导入)构成串行数据SD的数据序列而得到的串行数据。因此，在判定为在数据SD1B中包含时钟位AD的情况下，判定为在数据SD1A中包含时钟位AD。此外，在判定为在数据SD2B中包含时钟位AD的情况下，判定为在数据SD2A中包含时钟位AD，在判定为在数据SD3B中包含时钟位AD的情况下，判定为在数据SD3A中包含时钟位AD。S卩，时钟判定部60基于在数据SD1B、SD2B和SD3B中是否包含时钟位AD来判定在数据SD1A、SD2A和SD3A中是否包含时钟位AD。时钟判定部60将表示在数据SD1B (SD1A)、SD2B (SD2A)、SD3B (SD3A)之中的哪一个中包含时钟位AD的时钟判定信号CJS供给到选择器61中。
[0050]选择器61基于时钟判定信号CJS将数据SD1A、SD2A、SD3A之中被判定为包含时钟位AD的数据作为串行数据CSD供给到第一串并变换部62中。此外，选择器62将数据SD1A、SD2A、SD3A之中被判定为不包含时钟位AD的2个数据之中的一个作为串行数据NSD1供给到第二串并变换部63中，将另一个作为串行数据NSD2供给到第三串并变换部64中。
[0051]第一串并变换部62对从选择器61供给的包含时钟位AD的串行数据CSD进行串并变换，生成包含时钟位AD的并行数据CPD，并供给到合成部65中。第二串并变换部63对从选择器61供给的不包含时钟位AD的串行数据NSD1进行串并变换，生成不包含时钟位AD的并行数据NPD1，并供给到合成部65中。第三串并变换部64对从选择器61供给的不包含时钟位AD的串行数据NSD2进行串并变换，生成不包含时钟位AD的并行数据NPD2，并供给到合成部65中。再有，第一串并变换部62与第二串并变换部63和第三串并变换部64进行处理时间的延迟调整，在相同的定时将并行数据供给到合成部65中。
[0052]合成部65将从包含时钟位AD的并行数据CPD除去时钟位AD后的数据、从第二串并变换部63供给的不包含时钟位AD的并行数据NPD1和从第三串并变换部64供给的不包含时钟位AD的并行数据NPD2合成，将其作为并行数据输出。
[0053]像这样，实施例3的数据处理装置50具有3个导入部和3个串并变换部，分成3个系统来导入串行数据，对其并行地进行串并变换。因此，与实施例1、实施例2相比较，能够进一步降低速度来进行串并变换，因此，能够进一步抑制起因于锁存时的延迟等的时滞的影响。
[0054]如以上说明了的那样，在本发明的数据处理装置中，在分成多个系统来导入串行数据且并行地进行串并变换之后对它们进行合成。因此，能够降低速度来进行串并变换，能够抑制起因于锁存时的延迟等的时滞的影响。
[0055]此外，本发明的数据处理装置在时钟判定部中事前判定在用哪一个系统导入的数据中包含时钟，分成包含时钟的数据和不包含时钟的数据来进行串并变换处理。然后，预先地调整包含时钟的数据的处理与不包含时钟的数据的处理之间的产生的延迟，将处理后的数据供给到合成部中。因此，不需要在串并变换之后重新判定在哪一个数据中包含时钟之后进行延迟的调整，能够流畅地进行数据处理。
[0056]再有，本发明的实施方式并不限于上述的方式。例如，设置4个系统以上的多个导入部和串并变换部来并行地进行串并变换，由此，能够进一步降低速度来进行处理。
[0057]此外，在上述实施例中，假设串并变换部在进行规定的延迟调整之后将数据供给到合成部中，但是，并不限于此，也可以另外设置延迟调整用的调整电路。即，只要具有基于由时钟判定部进行的事前的判定来进行在包含时钟的数据的处理与不包含时钟的数据的处理之间产生的延迟的调整的结构即可。
[0058]此外，在上述实施例中，作为例子来说明了对由包含时钟的10位或12位的数据块的序列构成的串行数据进行处理的情况，但是，并不限于此，本发明的