专利名称：存储装置及其控制方法
技术领域：
本发明涉及一种用于视频及其类似系统的数据延迟电路的多端口存储器的控制方法。
作为普通多端口存储器的一个例子，双端口存储器(以下称“两端口存储器”)具有一个读译码器和一个写译码器，并且可以在一个周期中执行读处理和写处理。
本发明的目的是避免如下问题即当供给存储器的读地址和写地址在周期上彼此不同时，由于读地址和写地址相符合(coincidence)而破坏被读出的数据或读写同时发生。
根据本发明的一个方面，为实现上述目的提供了一种存储装置，包括一个差分电路，用于输出一个信号，该信号值对应于输入读地址信号与输入写地址信号的差值；一个判定电路，用于当上述差分电路的输入信号值在某预定值之内时该判定电路输出具有第一电平的判定信号，当所述差分电路的输出信号值超出预定值时该判定电路输出具有第二电平的判定信号。
一个地址生成电路，用于接收输入的写地址信号，输入的读地址信号及其判定信号，并且输出该电路生成的写地址和读地址，其信号差值至少大于预定值，而不管输入写地址信号和输入读地址信号间的差值。
一个写地址译码器，用于译码生成的写地址；一个读地址译码器，用于译码生成的读地址；及一个存储器，用于在某地址存储输入数据，该地址对应于写地址译码器产生的输出及从某地址输出数据，该地址对应于读地址译码器产生的输出。
以上已经简要描述了本申请的各种典型发明。通过以下描述将能理解本申请的各种发明及其具体结构。
尽管说明书的结论是权利要求书具体地阐明并明确地指出了的，被看作为发明的主要内容，但是可以相信，通过以下描述及参照附图可以更好地理解本发明的目的，特征及进一步的目的，特征和优点。其中
图1为两端口存储器的逻辑框图，是本发明的一个实施例；图2是写地址生成电路的方框图；图3是读地址生成电路的方框图；图4是地址符合(coincidence)检测电路8的电路图；图5是地址符合检测电路15的电路图；及图6是描述两端口存储器的时序图，是本发明的一个实施例。
下面将参照附图描述本发明的最佳实施例。
图1是示出本发明的一个实施例的示意方框图。
两端口存储器包括一个差分电路1，一个判定电路2，一个地址生成电路3，一个读地址译码器4，一个写地址译码器5，一个输入/输出电路6及一个内存或存储单元7。
差分电路1是用于输出差分信号的电路，该差分信号表示输入读地址与输入写地址之差的绝对值。判定电路2是用于输出判定信号的电路，该判定信号表示差分信号值是否大于某预定值(本实施例中为2)。具体地说，当差分信号值比2大时，判定电路2输出一个低电平判定信号；当差分信号值比2小或相等时输出一个高电平判定信号。地址生成电路3包括一个读地址生成电路和一个写地址生成电路。地址生成电路3是用于根据输入读地址、输入写地址、判定信号、差分信号输出一个生成的读地址和一个生成的写地址的电路。输入/输出电路6是用于输入外部数据并将其输出到存储器7以及输入存储器7输出的数据再将其输出到外部。读地址译码器4是用于将生成的读地址进行译码的电路。写地址译码器5是用于将生成的写地址进行译码的电路。存储器7是用于将输入/输出电路6的输出数据写入由写地址译码器5所确定的地址中并将由读地址译码器4所确定的地址中存储的数据输出。
图2是写地址生成电路的电路图。
写地址生成电路包括一个地址符合检测电路8、一个NOR电路9、一个计数器10、D触发器12和13，锁存电路14及选择器11。地址符合检测电路8是用于输出一个信号A的电路，该信号A表示差分信号值与预先定义的值“2”是否相同。具体地说，当判定电路2的输出与设定值“2”相同时，地址符合检测电路8输出一个低电平信号A，并且当判定电路2的输出与设定值“ 2”不相同时输出一个高电平信号A。D触发器12是用于接收一个判定信号及一个写时钟并输出一个通过将判定信号延迟一个写时钟得到的信号B的电路。NOR电路9用于实现信号A和信号B的“或非”操作并输出信号C。当高电平信号C输入计数器10时，计数器10在下一写时钟的上升沿输出一个预定的转移地址(jumpaddress)“16”作为计数器值“16”。接着，计数器10响应写时钟的上升沿对前一输出的计数器值进行增量并输出其增量结果。D触发器13用于接收输入写地址及其写时钟并输出一个延迟一个写时钟的输入写地址的信号。选择器11接收计数器10的输出以及D触发器12和13的输出并且，响应对应于D触发器12的输出信号B，将计数器10和D触发器13的某一个输出作为生成的写地址。具体地说，选择器11当输入的是低电平信号B时，输出D触发器13的输出，而当输入的是高电平信号B时输出计数器10的输出。生成的写地址端子与选择器11之间有电连接以接收生成的写地址。锁存电路14接收生成的写地址和信号C。当锁存电路14中输入高电平信号C时，锁存电路14锁存此时输入其中的生成的写地址，并将该锁存的生成的写地址作为信号J输出。
图4给出的是地址符合检测电路8的电路图。
地址符合检测电路8包括八个EXOR门81个，两个NOR门82及一个NAND门83。八个EXOR门81的输入端(A7、A6、A5、A4、A3、A2、A1和A0)以二进制格式供给设定值<2>，此设定值的二进制表示为(00000010)。另一方面，八个EXOR门的其它输入端(B7、B6、B5、B4、B3、B2、B1和B0)被供给用二进制形式表示的差分信号。
图3给出的是读地址生成电路的电路图。该读地址生成电路包括一个地址符合检测电路15，一个计数器16，一个选择器17和一个T触发器18。
地址符合检测电路15的输入是信号J和输入读地址。地址符合检测电路15是这样一种电路，当信号J的值与输入读地址不相同时输出一个低电平信号，而当信号J的值与输入读地址相同时，则输出一个高电平信号。
当高电平信号a输入计数器16时，计数器16在下一读时钟的上升沿输出一个预定转移地址(此例中为16)作为计数器值16。然后，计数器16响应读时钟的上升沿增加以前输出的计数器值并输出该增量结果。T型触发器18用于接收计数器16的输出信号a，并输出信号b。具体地讲，T触发器18用于将前一输出信号b的电平反相，并且，响应信号a从高电平到低电平的下降沿输出反相电平信号。选择器17接收计数器16的输出，信号b及输入读地址。选择器17响应信号b的电平输出输入读地址及计数器16的输出中的一个。具体地说，当输入低电平信号b时选择器17输出输入的读地址，当输入高电平信号b时选择器17输出计数器16的输出。生成的读地址端子20与选择器17间有电连接并被提供生成的读地址。
图5示出地址符合检测电路15的电路图。
地址符合检测电路15包括八个EXNOR门151，两个NAND门及一个NOR门153。八个EXNOR门151的输入端(A0、A1、A2、A3、A4、A5、A6及A7)被供给以二进制表示的信号“J”。将以二进制形式表示的输入读地址提供给八个EXNOR门的其它输入端(B7、B6、B5、B4、B3、B2、B1和B0)。
下面将参照附图6描述本发明的实施例的工作过程。
图6描述的是根据本发明的实施例的两端口存储器工作过程的时序图。
根据时序图，以T为周期输入两端口存储器的数据10、12、13……被延迟并以周期T的两倍即2T周期输出。根据该时序图还可知，由于有一未示出的写地址计数器，写地址以8T为周期重复出现。
首先描述第一周期两端口存储器的工作过程。
该周期对应于这样的周期即其间输入读地址和输入写地址之差的绝对值大于2。差分电路1输出一个表示值大于2的差分信号。判定电路2由于差分信号值大于2而输出一个低电平判定信号。由于在此周期写地址生成电路的D触发器12输出一个低电平信号B，因此选择器11输出D触发器13的输出。即，地址生成电路3输出通过将输入写地址延迟一个写时钟而得到的信号作为生成的写地址。进一步说，由于读地址生成电路的T触发器18被复位，所以输出一个低电平信号b，选择器17输出输入的读地址。即地址生成电路3将输入读地址作为生成的读地址输出。
下面描述第二周期期间两端口存储器的工作过程。
差分电路1在输入一个输入读地址“2”和一个输入写地址“0”及输入一个输入读地址“5”和一个输入写地址“T”之间输出一个表示值小于或等于2的差分信号。在差分电路1输出表示值小于或等于2的差分信号期间，判定电路2输出一个高电平判定信号。在第二个周期，当差分电路1的输出差分信号值第一次达到“2”时，NOR门9接收一个低电平信号A和一个低电平信号B并输出一个高电平信号C。锁存电路14响应高电平信号C锁存此时输入的生成的写地址“7”。锁存电路14将锁存的生成的写地址“7”作为信号J输出。响应高电平C，计数器10在下一写时钟的上升沿将一预定转移地址“16”作为计数器值“16”输出。然后计数器10响应写时钟的上升沿增加前一输出计数器值并输出增量结果。当选择器11接收到低电平信号B时，其将D触发器13的输出作为生成的写地址输出。另一方面，当选择器11接收到高电平信号B时，其将计数器10的输出作为生成的写地址输出。接着，差分电路1接收一个输入读地址“ 6”和一个输入写地址“0”。另外，差分电路1输出一个值为“6”的差分信号。此时，由于差分信号值大于2，所以判定电路2输出一个低电平判定信号。由于D触发器12是将判定信号延迟一个写时钟后再输出，因此D触发器12在判定信号变成低电平后也是将低电平信号B延迟一个写时钟后再输出。当选择器11接收到低电平信号B时，则输出触发器13的输出。即，地址生成电路3输出一个信号作为生成的写地址，该信号是通过将输入写地址延迟一个写时钟得到的。
由于在第二周期输入读地址的值与信号J的值“7”不相等，地址符合检测电路15输出一个低电平信号。由于T触发器18输出一个低电平信号b，故选择器17输出输入的读地址。即，在第二周期地址生成电路3输出输入的读地址。
下面描述第三周期两端口存储器的工作过程。
该周期对应这样一个周期即此间输入读地址与输入与地址之差的绝对值大于2。差分电路1输出一个表示值大于2的差分信号。判定电路2由于差分信号值大于等于2而输出一个低电平判定信号。由于此间写地址生成电路的D触发器12输出一个低电平信号B，故选择器11输出D触发器13的输出。即，地址生成电路3输出一个信号作为生成的写地址，该信号是通过将输入写地址延迟一个写时钟得到的。当读地址生成电路的地址符合检测电路15接收到输入读地址“7”时，地址符合检测电路15输出一个高电平信号a。然后，当输入读地址的值变成一个非“7”的值时，地址符合检测电路15输出一个低电平信号。响应地址符合检测电路15输出的高电平信号a，计数器16在输入高电平信号a后的下一个读时钟的上升沿输出一个预定的转移地址(此时为16)作为计数器值16。然后，计数器16响应读时钟的上升沿增加前一输出计数器值并输出增量结果。响应信号9从高电平到低电平的跳转，T触发器18输出一个高电平信号b。选择器17在高电平信号b输入的同时输出计数器16的输出。
下面描述第四周期两端口存储器的操作。
差分电路1在输入一个输入读地址“2”和一个输入写地址“0”及输入一个输入读地址“5”和一个输入写地址“7”之间输出一个值小于或等于2的差分信号。当差分电路1输出值小于或等于2的差分信号时，判定电路2输出一个高电平判定信号。在第四周期，当差分电路1输出的差分信号值第一次达到“2”时，NOR电路9接收到一个低电平信号A和一个低电平信号B并输出一个高电平信号C。响应高电平信号C，锁存电路14锁存此时输入的生成的写地址“7”，并将其作为信号J输出。计数器10中输入高电平信号C后，其在下一个写时钟的上升沿输出一个预定转移地址(此时为16)作为计数器值“16”。然后，计数器10响应写时钟的上升沿，增加前一输出的计数器值并输出增量结果。当选择器11接收到低电平信号B时，其将D触发器13的输出作为生成的写地址输出。另外，当选择器11接收到高电平信号B时，选择器11将计数器10的输出作为生成的写地址输出。然后，当差分电路1接收到输入读地址“6”和输入写地址“0”时，输出一个差分信号，其值为“6”。此时，由于差分信号值大于2，判定电路2输出一个低电平判定信号。由于D触发器12输出一个被延迟了一个写时钟的判定信号，则其在判定信号已变为低电平后输出一个被延迟了一个写时钟的低电平信号B。当选择器11接收到低电平信号B时，输出触发器13的输出。由于在第四周期，T触发器18输出一个高电平信号b，则选择器17输出计数器16的输出。
下面描述第五周期两端口存储器的工作过程。
该周期对应于输入读地址与输入写地址之差的绝对值大于2的周期。差分电路1输出一个值大于2的差分信号。判定电路2由于差分信号值大于2而输出一个低电平判定信号。由于本周期内写地址生成电路的D触发器12输出一个低电平信号B，则选择器11输出D触发器13的输出。即，地址生成电路3输出一个信号作为生成的写地址，该信号是通过将输入写地址延迟一个写时钟得到的。当地址符合检测电路15接收到输入读地址值“7”时，其输出一个高电平信号。然后，当输入读地址值成为非“7”值时，地址符合检测电路15输出一个低电平信号。响应高电平信号a，计数器16在输入高电平信号a后在下一读时钟的上升沿输出一个预定转移地址(此时为16)作为计数器值16。然后，计数器16响应读时钟的上升沿增加前一输出计数器值并输出增量结束。响应信号a从高电平到低电平的跳转，T触发器18输出一个低电平信号b。当低电平信号b输入到选择器17时，选择器将输入的读地址作为生成的读地址输出。
从第一周期到第五周期，写地址译码器5将生成的写地址译码，读地址译码器4将生成的读地址译码。然后，存储器7在写地址译码器5输出的地址中存储输入数据，并输出对应于读地址译码器4的输出的地址中存储的数据。
如上所述，根据本发明实施例的两端口存储施器，当输入读地址和输入写地址之差值大于一个预定值时，为存储器提供具有理想差值的两个地址。这样，由于避免了提供给存储器的地址间发生冲突这种现象，就防止了存储装置的误操作。由于不必讨论使用两端口存储器时的地址控制，因此可以使用简单的系统构成。
尽管本发明是参照图示性的实施例进行描述的，但是该描述并不是用于限制本发明的范围。根据该描述对图示性的实施例及本发明的其它实施例进行各种修改，对于熟练技术的人员来说是轻而易举的。因此可以预见，在不超出本发明的实质范围的情况下，附带的权利要求覆盖了任何这种修改和实施例。
权利要求
1.一种存储装置，包括一个差分电路，用于输出一个信号，该信号的值对应于输入读地址信号与输入写地址信号的差值；一个判定电路，用于当从所述差分电路输出的信号值在某预定值之内时输出具有第一电平的判定信号，并且当所述值超过预定值时输出具有第二电平的判定信号；一个地址生成电路，用于接收输入写地址信号，输入读地址信号和判定信号，并输出生成的写地址和读地址，该两地址信号值的差值，至少大于预定值，而不管输入写地址信号和输入读地址信号之间的差值；一个写地址译码器，用于对生成的写地址进行译码；一个读地址译码器，用于对生成的读地址进行译码；及一个存储器，用于在所述写地址译码器输出的地址中存储输入数据，并输出所述读地址译码器输出的地址中存储的输出数据。
2.一种存储装置，包括一个差分电路，用于输出一个信号，该信号的值对应于输入读地址信号和输入写地址信号之间的差值；一个判定电路，用于当从所述差分电路输出的信号值在某预定值之内时输出具有第一电平的判定信号，并且当所述值超过预定值时输出具有第二电平的判定信号；一个地址生成电路，用于接收输入写地址信号，输入读地址信号，以及判定信号，并用于从生成读地址端子输出读地址信号，还用于响应具有第一电平的判定信号，从生成写地址端子输出具有第一值的信号，该第一值为输入写地址信号与具有第一值至少超过预测值的信号之差值。也用于响应具有第二电平的判定信号，从生成写地址端子输出与输入写地址信号相应的信号；一个写地址译码器，用于对从生成写地址端子得到的输出进行译码；一个读地址译码器，用于对从生成读地址端子得到的输出进行译码；及一个存储器，用于从所述写地址译码器的输出所对应的地址中存储输入的的数据，并输出于所述读地址译码器输出的所对应的地址中存储输入的数据。
3.根据权利要求2所述的存储装置，其中从生成写地址端子输出的信号对应于输入写地址信号，是通过将输入写地址信号延迟得到的。
4.根据权利要求2或3所述的存储装置，其中提供了所述地址生成电路，用于在所述地址生成电路响应具有第一电平的判定信号输出具有第一值的信号之前即时地存储对应于输入写地址的信号值。该信号从生成写地址端子输出，而第一值是输入写地址信号与具有第一值至少超过预测值的信号之差值，该地址生成电路响应输入读地址信号值与对应于输入写地址信号的保持值之间的符合操作从生成读地址端子输出具有第一值的信号作为生成的读地址。
5.一种控制存储装置的方法，包括以下步骤当输入读地址信号和与输入读地址周期不同的输入写地址信号的差值大于某预定值时，向存储器提供一个对应于输入读地址信号的信号及一个对应于输入写地址信号的信号；及当差值在预定值之内时向存储器提供一个生成的读地址和生成的写地址，此两地址用于从所述存储器中读写数据，并且其信号差值至少超过预定值。
全文摘要
一种存储装置,包括一个差分电路,用于输出一个对应于输入读地址信号和输入写地址信号的差值的信号,一个判定电路,用于输出响应差分电路要求的判定信号,以及一个地址生成电路,用于根据输入读地址信号,输入写地址信号及判定信号输出一个生成的写地址和一个生成的读地址,此两地址信号之差值之间,等于或大于某一给定值。
文档编号G11C11/34GK1178986SQ9711616
公开日1998年4月15日 申请日期1997年8月6日 优先权日1997年8月6日
发明者佐藤泰则 申请人:冲电气工业株式会社