专利名称：可调强度驱动电路及调节方法
技术领域：
本发明涉及半导体器件，特别涉及用于半导体存储器的片外驱动器的可调强度驱动电路及调节方法。
例如动态随机存取存储器(DRAM)等半导体存储器包括片外驱动器(0CD)或在工作期间提供要送出半导体芯片外的信号的输出缓冲器。存储芯片一般包括一个输出缓冲器阵列，从而允许同时输出多个数据位。在缓冲器阵列的数个驱动器工作时，输出信号的上升和/或下降时间延迟。存储芯片外驱动的信号也是如此。延迟主要是电源和地电源噪声引起的，并且结果是使缓冲阵列的各驱动晶体管的栅-漏电压(Vgs)和漏-源电压(Vds)下降。输出的负载受较小的过驱动电压Vgs和较小的驱动晶体管源和漏间压差Vds驱动。
在DRAM中，一般有排列成阵列的4-32个输出缓冲器，具有专用电源。封装寄生包括引线框和键合引线电感及包括内部和外部输出负载的客性负载，如
图1所示。最坏情况下，多数输缓冲器不得不驱动相同极性(或为“0”或为“1”，单侧)的数据，这引起了驱动晶体管上Vgs和Vds的下降。延迟了输出信号的上升沿或下降沿，结果造成了DRAM的低速性能。尽管可以通过增大驱动晶体管的宽度，来补偿上升或下降沿的延迟，但这不能动态进行，因此，最好情况下也会破坏最大转换速率。
参见图1，该图示出了一个典型的输出缓冲器10，具有与引线框和键合引线有关的寄生负载12及容性负载13和15。输出缓冲器10包括两个驱动晶体管14和16。晶体管14由n逻辑信号驱动，而晶体管16由p逻辑信号驱动。晶体管14的源耦合到第一电源电压(即，VSSD)，而晶体管16的源耦合到第二电源电压(即VDDQ)。在n逻辑驱动晶体管14(为NFET上拉晶体管)，从而驱动节点OUT为低时，节点2暂时上弹(dI/dt噪声，即，_U＝L·dI/dt，其中_U为寄生电感L引起的电压偏差，dI/dt是电流时间的导数)。这种电感引起的电压变化不能忽略，会对晶体管14的Vgs和Vds的下降起很大作用。在阵列中多数输出缓冲器驱动相同数据时(1，或0)，由于Vgs和Vds进一步下降，所以这种效应进一步加剧，引起信号的OUT下降沿延迟。尤其是在DRAM芯片高频工作时，输出时序变得与数据模式有关，导致时序裕度减小。
因此，需要一输出缓冲器，能够根据从其附近的输出缓冲器阵列输出的数据模式，动态的调节驱动强度。
根据本发明的输出缓冲器包括第一驱动电路，用于在第一驱动电路导通时，把第一电压耦合到输出；第二驱动电路，用于在第二驱动电路导通时，把第二电压耦合到输出。连接到第一和第二驱动电路的输入，用于根据第一输出信号导通和截止第一和第二驱动电路。耦合到第一和第二驱动电路的调节电路，用于根据一数据模式，调节第一和第二驱动电路的强度，所说数据模式包括所说第一输入信号和多个输出缓冲器的各输入信号。
在另一实施例中，数据模式较好包括位，所说调节电路根据具有相同值的位的数量，调节第一和第二驱动电路的强度。第一和第二驱动电路较好是包括场效应晶体管。所说调节电路较好是根据分级强度比例，调节驱动电路的强度，分级数等于数据模式的输入数加1。调节电路可以过驱动驱动电路，从而调节驱动电路的强度。调节电路可以包括逻辑电路，用于调节第一和第二驱动电路。多个输出缓冲器可以设置成输出缓冲器阵列，可以包括相邻的输出缓冲器。
另一输出缓冲器包括第一驱动器件，用于在第一驱动器件导通时，把第一电压耦合到输出；第二驱动器件，用于在第二驱动器件导通时，把第二电压耦合到输出。连接到第一和第二驱动器件的输入，用于根据第一输入信号导通和截止第一和第二驱动器件。提供NOR门，具有耦合到第一驱动电路的输出，用于导通和截止第一驱动电路，第一驱动电路用于在其导通时把第一电压耦合到输出。还提供NAND门，其具有耦合到第二驱动电路的输出，用于导通和截止第二驱动电路，第二驱动电路用于在其导通时把第二电压耦合到输出。NOR门和NAND门接收输入数据模式，从而在与多个输入逻辑结合后，第一和第二驱动电路与第一和第二驱动器件一起导通和截止，从而根据该数据模式，调节到输出的驱动强度。所说数据模式包括第一输入信号和多个输出缓冲器的各输入信号。
在其它实施例中，数据模式较好包括位，在数据模式包括具有相同值的所有位时，可以调节到输出的驱动强度。第一和第二驱动器件较好是包括场效应晶体管。第一和第二驱动电路包括分别与第一和第二驱动器件相同类型的场效应晶体管。驱动器件可以包括激活驱动器件的栅，该栅被过驱动，从而调节驱动电路的强度。多个输出缓冲器可以设置成输出缓冲器阵列，并可以包括相邻的输出缓冲器。第一和第二驱动电路可以都包括控制电路，输出一个脉冲，激活至少一个驱动器件，帮助调节第一驱动器件和第二驱动器件之一的驱动强度。
调节输出缓冲器的驱动强度的方法包括以下步骤提供输出缓冲器，该输出缓冲器包括第一驱动电路、第二驱动电路、连接到第一和第二驱动电路的输入及耦合到第一和第二驱动器件的调节电路，所说第一驱动电路用于在其导通时把第一电压耦合到输出，所说第二驱动电路用于在其导通时把第二电压耦合到输出，所说输入用于根据第一输入信号使第一和第二驱动电路导通和截止，所说调节电路用于根据一数据模式，调节第一和第二驱动电路的强度，所说数据模式包括第一输入信号和多个输出缓冲器的各输入信号；把所说数据模式输入到调节电路；根据数据模式中的高和低位的个数，调节第一和第二驱动电路的强度；及输出第一输入信号。
根据另一方法，调节步骤可以包括在数据模式包括所有具有相同值的位时调节各驱动电路的强度的步骤。各驱动电路可以包括晶体管，其栅用于激活晶体管，还可以包括过驱动所说栅的步骤，从而调节驱动电路的强度。根据数据模式中相同位的个数，调节第一和第二驱动电路的强度的步骤可以包括以下步骤对位中1的求和；比较各位的和与驱动器强度的分级比例；根据该比例调节驱动强度。根据数据模式中相同位个数调节第一和第二驱动电路强度的步骤可以包括以下步骤把数据模式输入逻辑门，根据逻辑门的输出调节驱动强度。根据逻辑门的输出调节驱动强度的步骤，可以包括在数据模式具有所有相同值的位时，调节驱动器强度。逻辑门可以包括NAND门和/或NOR门。
在以下对例示实施例详细介绍中，本发明的这些和其它目、特点及优点将变得更清楚，以下介绍可以结合附图阅读。
本公开将具体展现于以下结合附图对优选实施例的介绍中，各附图中图1是现有技术动态随机存取存储器的输出缓冲器的示意图2是根据本发明具有用于调节输出缓冲器的驱动器强度的调节电路的输出缓冲器的示意图；图3是根据本发明具有用于调节输出缓冲器的驱动器强度且包括NAND和NOR门的调节电路的输出缓冲器的示意图；图4是根据本发明的控制电路的示意图，该电路用于通过驱动输出缓冲器的驱动器的栅，输出调节驱动器强度的脉冲；图5是根据本发明另一控制电路的示意图，该电路用于通过驱动输出缓冲器的驱动器的栅，输出调节驱动器强度的脉冲。
本公开涉及半导体器件，特别涉及用于半导体存储器的片外驱动器的可调强度驱动电路。根据本发明，提供对各输出缓冲器或OCD阵列的片外驱动器(OCD)的驱动强度的适当调节。在由OCD和OCD阵列驱动的数据之前已知从动态随机存取存储器(DRAM)驱动的数据。因此，可以根据将从OCD阵列输出的数据模式，调节驱动强度，并使之最佳。下面结合DRAM输出缓冲器的实例介绍本发明。利用本发明，其它器件也可以用于调节驱动强度。
下面具体参见各附图，各附图中的类似参考数字表示类似或相同的部件，先参见图2，提供输出缓冲器50。调节电路54包括一组输入(IN)，它们共享一个VSSQ/VDDQ对。输入的个数可或大或小，取决于设计。一个输入代表在输出52被驱动的输出信号，而其它输入表示缓冲器50附近的输出缓冲器的输出。可以利用所有位近似之和先计算该组输入中的数据。该输入位具有高(VDDQ)或低(0)的电压。根据表1调节驱动56的驱动器强度，即，驱动晶体管的强度，表1中，数据状态之和等于驱器强度，包括具有根据作为分级数的各输入之和加1的分级强度比。由于电路54具有4个输入，表1例示了包括驱动晶体管的5个分级强度。根据DQ上的数据模式，调节电路54计算适当驱动输出52所需要的强度。在一个实施例中，通过根据所需要的强度即表1选择合适尺寸的晶体管，可以改变驱动强度。
表1
∑(bDQ＝0)是对于该组中i个缓冲器的的输入数据位为零的位的总和(这种情况下，4个缓冲器为一组)。bDQj是其驱动强度可调的缓冲器的输入。附加驱动器件可以如图所示通过图3的晶体管106和110连接。一个实施例中，对于选项1和2来说，附加强和弱晶体管是PFET，对于选项4和5来说，附加强和弱晶体管是NFET。为提供表1中所有附加选项，可以加入附加驱动器。可以通过增大驱动晶体管的数量、增大它们的宽度或利用各驱动器过驱动合适栅避免Vgs降低到低阈值之下，实现强度调节的结果。以此方式，可以根据输入到其附近输出驱动器的数据模式，调节缓冲器50的驱动强度。通过把附加晶体管的源和漏跨接在与图3的晶体管106和110相同的节点上，可以加入附加的驱动晶体管。调节电路54较好是控制根据本发明激活的晶体管。
参见图3，该图示出了根据本发明的片外驱动电路100。电路100包括NOR门102和NAND门104。NOR门102和NAND门104接收来自数据模式的同一组输入，被输出缓冲器(OCD’s)阵列驱动。一组管脚或DQs运载OCD的输出信号。这些DQs分成组，并由专门的VDDQ/VSSQ对提供。图3所示实施例中的数据包括由VDDQ/VSSQ对共享的4个DQs。然而，DQ的数量也可以更大或更小。
NOR门102具有耦合到电路122的输出，电路122在NOR门102的输出升高时，产生低启动脉冲(going pulse)。电路122的输出耦合到晶体管106的栅。PFET晶体管的源耦合到晶体管108的源。晶体管106和108较好是同一导电类型的晶体管，更好是PFET晶体管。晶体管106和108的源耦合到VDDQ，晶体管106和108的漏连接到节点3。NAND门104的输出耦合到电路124，电路124在NAND门104的输出下降时，产生高启动脉冲。电路124的输出耦合到晶体管110的栅。NFET晶体管的源耦合到晶体管112的源。晶体管110和112较好是相同导电类型的晶体管，更好是NFET晶体管。晶体管110和112的源耦合到VSSQ，晶体管110和112的漏连接到节点3。晶体管108和112的栅包括输入信号线(bDQ<1>)，用于激活晶体管108和112。晶体管106、108、110和112都是驱动晶体管。
到NOR和NAND门102和104的输出分别包括要被电路100的OCD附近的阵列中的这个和其它OCD(对应于DQ<1∶4>)输出的数据。这些输入包括bDQ<1∶4>。NOR门102和NAND门104为电路100附近最坏情况提供驱动强度补偿。输入bDQ被进行了NOR和NAND运算，NOR门102和NAND门104的输出用于激活附加的驱动晶体管106和110。以此方式，根据本发明，可以增大所有位都是1或都是0的数据模式的最坏情况下的驱动强度。可以利用相同的方式计算更大数量的DQ数据或给强度调节增加更多不连续级。激活附加驱动晶体管106和110的时序可以选择成与设计规格相符，例如最大和/或最小电流等。
图3展示了能够实现上述表1中的选项1、3和5的电路。选项3利用缺省驱动强度。在bDQs为低时实现选项1。NOR门102的输出变高，对于其它情况下保持高的信号产生一个低脉冲(宽度可变)。该信号激活晶体管106(用作表1中的强晶体管)，帮助晶体管108驱动输出DQ(i)为高。NAND门104的输出保持高，晶体管112和110不导通。在所有bDQs都为高时实现选项5。NOR门102的输出保持低，晶体管106和108不导通。NAND门104的输出变低，产生高脉冲(可变宽度)。晶体管110(用作表1中的强晶体管)和112导通，驱动输出DQ(i)为低。在所有其它组合中，晶体管108或112是有效的。
电路122提供图3所示的脉冲。参见图4，电路122较好包括分成两条腿的输入(in)。一条腿包括耦合到NADN门128的一组反相器126。NADN门128对反相器126的输入和输出进行NAND运算，产生如图3所示的低启动脉冲。电路124提供3所示的脉冲。参见图5，电路124较好包括分成两条腿的输入(in)。一条腿包括耦合到NOR门132的一组反相器130。NOR门132对反相器130的输出和输出进行NOR运算，产生图3所示的高启动脉冲。
上述本发明的实施例包括可以快速调节OCD的驱动强度的器件。驱动输出前数据已知，因此，可以有效地安装驱动器。仅仅需要附加驱动强度的OCD才能接收它。在一个优选实施例中，驱动强度被相对于封装寄生优化。结合修整熔丝或其它器件，本发明可以结合具体应用环境优化DRAM。
以上介绍了半导体存储器的新式可调强度驱动电路器件的优选实施例(意在例示，而非限制)，应注意，所属领域的技术人员在上述教导下可以做出改进和变化。因此，应理解，可对属于所附权利要求书限定的本发明范围和实质的本性地定实施例进行变化。以上根据专利法的要求对发明进行了详细和具体的介绍，所要求和需要专利保护的内容记载于所附权利要求书中。
权利要求
权利要求书1.一种输出缓冲器，包括第一驱动电路，用于在第一驱动电路导通时，把第一电压耦合到输出；第二驱动电路，用于在第二驱动电路导通时，把第二电压耦合到输出；连接到第一和第二驱动电路的输入，用于根据第一输入信号导通和截止第一和第二驱动电路；耦合到第一和第二驱动电路的调节电路，用于根据一数据模式，调节第一和第二驱动电路的强度，所说数据模式包括所说第一输入信号和多个输出缓冲器的各输入信号。
2.根据权利要求1的输出缓冲器，其中数据模式包括位，调节电路根据具有相同值的位的数量，调节第一和第二驱动电路的强度。
3.根据权利要求1的输出缓冲器，其中第一和第二驱动电路包括场效应晶体管。
4.根据权利要求1的输出缓冲器，其中调节电路根据分级强度比例调节驱动电路强度，分级数为数据模式的输入数加一。
5.根据权利要求1的输出缓冲器，其中调节电路过驱动驱动电路，以调节驱动电路强度。
6.根据权利要求1的输出缓冲器，其中调节电路包括逻辑电路，从而调节第一和第二驱动电路。
7.根据权利要求1的输出缓冲器，其中多个输出缓冲器设置成输出缓冲器阵列，并包括相邻的输出缓冲器。
8.一种输出缓冲器，包括第一驱动器件，用于在第一驱动器件导通时，把第一电压耦合到输出；第二驱动器件，用于在第二驱动器件导通时，把第二电压耦合到输出；连接到第一和第二驱动器件的输入，用于根据第一输入信号导通和截止第一和第二驱动器件；NOR门，具有耦合到第一驱动电路的输出，用于导通和截止第一驱动电路，第一驱动电路用于在其导通时把第一电压耦合到输出；NAND门，具有耦合到第二驱动电路的输出，用于导通和截止第二驱动电路，第二驱动电路用于在其导通时把第二电压耦合到输出；NOR门和NAND门接收输入数据模式，从而在与多个输入逻辑结合后，第一和第二驱动电路与第一和第二驱动器件一起导通和截止，从而根据该数据模式，调节到输出的驱动强度，所说数据模式包括第一输入信号和多个输出缓冲器的各输入信号。
9.根据权利要求8的输出缓冲器，其中所说数据模式包括位，在数据模式包括具有相同值的所有位时，调节到输出的驱动强度。
10.根据权利要求8的输出缓冲器，其中第一和第二驱动器件包括场效应晶体管。
11.根据权利要求10的输出缓冲器，其中第一和第二驱动电路包括分别与第一和第二驱动器件相同类型的场效应晶体管、
12.根据权利要求8的输出缓冲器，其中第一和第二驱动器件包括激活驱动器件的栅，该栅被过驱动，从而调节驱动电路的强度。
13.根据权利要求8的输出缓冲器，其中多个输出缓冲器设置成输出缓冲器阵列，并包括相邻的输出缓冲器。
14.根据权利要求8的输出缓冲器，其中第一和第二驱动电路都包括控制电路，该电路输出一个脉冲，激活至少一个驱动器件，帮助调节第一驱动器件和第二驱动器件之一的驱动强度。
15.一种调节输出缓冲器的驱动强度的方法，包括以下步骤提供输出缓冲器，该输出缓冲器包括第一驱动电路、第二驱动电路、连接到第一和第二驱动电路的输入及耦合到第一和第二驱动器件的调节电路，所说第一驱动电路用于在其导通时把第一电压耦合到输出，所说第二驱动电路用于在其导通时把第二电压耦合到输出，所说输入用于根据第一输入信号使第一和第二驱动电路导通和截止，所说调节电路用于根据一数据模式，调节第一和第二驱动电路的强度，所说数据模式包括第一输入信号和多个输出缓冲器的各输入信号；把所说数据模式输入到调节电路；根据数据模式中具有相同值的位的个数，调节第一和第二驱动电路的强度；及输出第一输入信号。
16.根据权利要求15的方法，其中调节步骤包括在数据模式包括所有具有相同值的位时调节各驱动电路的强度的步骤。
17.根据权利要求15的方法，其中各驱动电路包括晶体管，晶体管的栅用于激活晶体管，还包括过驱动栅，从而调节驱动电路的强度的步骤。
18.根据权利要求15的方法，其中调节第一和第二驱动电路的强度的步骤包括以下步骤把各位相加；比较各位的和与驱动器强度的分级比例；根据该比例调节驱动强度。
19.根据权利要求15的方法，其中调节第一和第二驱动电路的调节步骤包括以下步骤把数据模式输入逻辑门；及根据逻辑门的输出调节驱动强度。
20.根据权利要求19的方法，其中其中逻辑门包括一个NAND门和一个NOR门。
21.根据权利要求19的方法，其中根据逻辑门的输出调节驱动强度的步骤，包括在数据模式具有所有相同值的位时，调节驱动器强度。
全文摘要
根据本发明的输出缓冲器包括:第一驱动电路,在其导通时把第一电压耦合到输出;第二驱动电路,在其导通时把第二电压耦合到输同出;连接到第一和第二驱动电路的输入,根据第一输出信号导通和截止第一和第二驱动电路;耦合到第一和第二驱动电路的调节电器,根据数据模式调节第一和第二驱动电路的强度,所说数据模式包括所说第一输入信号和多个输出缓冲器的各输入信号。此外还包括一种调节输出缓冲器驱动强度的方法。
文档编号G11C11/409GK1259743SQ9912534
公开日2000年7月12日 申请日期1999年12月17日 优先权日1998年12月17日
发明者S·勒夫勒 申请人:西门子公司