LDO 20向MRAM 30提供稳定的输出电压(例如，字线写电压一VWL_WR、和核心供电电压一VDDX)，其中在进入LDO 20的电压电平与离开LDO 20的电压电平之间具有尽可能低的差值(即，“低压差”)。LDO 20包括由电阻元件Rl、R2、R3和R4形成的分压器电路系统，这些电阻元件耦合至由运算放大器22、24形成的电压跟随器电路系统。分压器电路系统R1-R4产生两个电压VWL_WR和VDDX，它们各自是输入电压(V1)与负电源或接地电压(Vss)之间的差值的分数。VWL_WR是在分压器电路系统R1-R4的第一节点26处产生的，而VDDX是在分压器电路系统R1-R4的第二节点28处产生的。运算放大器22在其正(+)端子处接收VWL_WR作为输入电压，而运算放大器24在其正(+)端子处接收VDDX作为输入电压。来自运算放大器22、24的输出电压基本上分别等于在每个运算放大器的正输入端子处的电压。由此，运算放大器22、24各自被配置为将其各自相应的输出信号VWL_WR和VDDX与在其正⑴输入端子处接收的电压隔离开的电压跟随器，由此从其信号源汲取非常少的功率并避免“加载”效应。
[0048]继续图1的简化示意图，MRAM 30包括功率开关电路系统32、命令解码器电路系统34,MTJ 36、晶体管46、位线(BL)、字线(WL)和源线(SL)。MRAM 30接收稳定且隔离的VWL_WR和VDDX功率信号作为至功率开关电路系统32的输入。VDDX作用于为读操作提供功率电平以及作为存储器宏的核心功率信号的双重功能。相应地，VDDX还被提供给命令解码器电路系统34 (以及IC 10的其他组件一未示出)。命令解码器电路系统34响应于进入命令解码器电路系统34的控制信号(CS)和写启用(WE)信号而生成读/写命令48。功率开关电路系统32接收来自命令解码器电路系统34的读/写命令48。
[0049]图2是解说图1中所示的已知字线功率控制方案的操作的时序图60。具体而言，时序图60示出了在写和读操作期间MTJ 36的行为和某些信号(CS、WE、VWL_WR、VDDX、WL)。时序图60的横轴表示时间，且时序图60的纵轴表示在该图左侧列出的信号的功率电平。字线功率电平VWL_WR和VDDX可在某些时间被活跃地驱动而在其他时间不被活跃地驱动。当信号被活跃地驱动时，该信号被描绘为实线。当信号不被活跃地驱动时，其可被电阻器拉高或拉低，或者可被允许为浮置。每当信号不被活跃地驱动时，该时序图将其描绘为虚线。如果虚线为高或为低，则可假定拉高或拉低电阻器正维持该信号的状态。
[0050]现在参照图2的时序图和图1的简化示意图两者，MRAM 30的读/写操作由命令信号CS和WE来启用。CS和WE两者上的负/零电压指示命令解码器电路系统34经由读/写命令48来禁用功率开关电路系统32，并且WL功率电平保持为负/零。对于写操作，在CS和WE两者上提供正脉冲，其指示命令解码器电路系统34经由读/写命令48来启用功率开关电路系统32并将VWL_WR信号连接至WL达预定时间。由此，WL在所述预定时间段里转变为与VWL_WR相同的功率电平，并且在MTJ 36处执行写操作62。对于读操作，在CS上提供正脉冲而WE保持为零/负，其指示命令解码器电路系统34经由读/写命令48来启用功率开关电路系统32并将VDDX连接至WL达预定时间。由此，WL在所述预定时间段里转变为与VDDX相同的功率电平，并且在MTJ 36处执行读操作64。VWL_WR与VDDX处于不同功率电平，且相应地，在写操作期间WL上的功率电平不同于在读操作期间WL上的功率电平。
[0051]图3是所公开实施例的MRAM字线功率控制方案的简化示意图。图3解说了具有功率生成模块72和MRAM宏90的IC 70。功率生成模块72向MRAM宏90的MRAM单元91提供稳定的输出电压(例如，VWL)，其中在输入电压与输出电压之间具有尽可能低的差值。功率生成模块72包括电压输入电路系统74和数据选择器76。可任选地，功率生成模块72可进一步包括隔离电路系统78。除了提供读/写控制功能之外，控制信号(CS)和写启用(WE)信号也被提供给数据选择器76，数据选择器76被配置成将CS和WE用作功率生成模块72的外部功率控制信号。使用本公开中所描述的参数，相关领域普通技术人员可直接在硬件中、在由处理器执行的软件模块中、或在其任何组合中实现数据选择器76。电压输入电路系统74向数据选择器76提供第一电压电平82和第二电压电平84。为了清楚地将读操作与写操作区别开，第一电压电平82不同于第二电压电平84。在外部命令信号CS和WE的控制下，数据选择器76选择并输出第一电压电平82或第二电压电平84。更具体地，在外部读/写命令CS和WE的控制下，数据选择器76在CS和WE指示写操作的情况下选择并输出第一电压电平82，或者在CS和WE指示读操作的情况下选择并输出第二电压电平84。可任选的隔离电路系统78接收来自数据选择器76的单个输出电压并将其转发给MRAM单元91的WL。来自隔离电路系统78的输出基本上等于其输入电压，该输入电压是从数据选择器76接收的。由此，隔离电路系统78将其输出信号与其输入相隔离，由此从输入信号源汲取非常少的功率并避免“加载”效应。MRAM单元91经由字线(WL)接收稳定且隔离的VWL信号。
[0052]图4是图3中解说的所公开实施例的更详细示例。如图4中所示，图3的功率生成器模块72可被实现为LDO 80。由于常规LDO通常包括允许其输出功率电平根据例如调整码而变化的特征，因此所公开实施例的LDO 80可通过将常规LDO配置成根据外部读/写命令改变其功率输出来经济地实现。电压输入电路系统74可被实现为具有电阻元件R5、R6、R7、R8、第一节点100和第二节点102的分压器。第一节点100产生VWL_WR，而第二节点102产生VDDX。VWL_WR和VDDX各自是输入电压(V1)与负电源或接地电压(Vss)之间的差值的分数。为了清楚地将读操作与写操作区别开，电阻元件R5-R8的值被选取成使得第一电压电平100不同于第二电压电平102。数据选择器76可被实现为复用器电路104和缓冲器110。缓冲器110接收外部读/写命令信号CS和WE，并将选择信号112输出至复用器电路104的选择输入(SEL)。复用器电路104在一个输入处接收VWL_WR并在第二输入处接收VDDX。如果选择信号112指示写操作，则复用器SEL输入选择VWL_WR功率电平并在复用器输出上提供VWL_WR功率电平，而如果选择信号112指示读操作，则复用器SEL输入选择VDDX功率电平并在复用器输出上提供VDDX功率电平。隔离电路系统78可被实现为具有第一运算放大器106和第二运算放大器108的电压跟随器电路。运算放大器106在其正端子(+)输入处接收复用器输出电压(VWL)，而运算放大器108在其正(+)端子输入处接收第二节点102的电压(VDDX)。每个运算放大器106、108处于电压跟随器配置，以使得每个运算放大器的输出电压基本上等于其正端子(+)输入电压。由此，电压跟随器运算放大器106、108将其输出信号与其正端子输入信号相隔离，由此从输入信号源汲取非常少的功率并避免“加载”效应。
[0053]继续图4的简化示意图，MRAM宏90包括MRAM单元91、MTJ 92、字线晶体管94、位线(BL)、字线(WL)和源线(SL)。MRAM宏90进一步包括命令解码器电路系统96，其接收存储器芯片的核心供电(VDDX)、控制信号(CS)和写启用信号(WE)以控制MRAM宏90的各种操作，包括读操作和写操作。MRAM宏90在WL上接收稳定且隔离的VWL功率信号。与图1中所示的已知MRAM 30形成对比，所公开实施例消除了在MRAM宏上提供相对较大且昂贵的功率开关电路系统(图1中的功率开关电路系统32、读/写命令48)来控制施加于WL的功率电平的需要。
[0054]图5是解说图3和4中所示的MRAM字线功率控制方案的操作的时序图120。具体而言，时序图120示出了在写和读操作期间MTJ 92的行为和某些信号(CS、WE、VWL、VDDX、WL)。时序图120的横轴表示时间，且时序图120的纵轴表示在该图左侧列出的信号的功率电平。对于功率线VWL和VDDX，这些信号的功率电平可在某些时间被活跃地驱动而在其他时间不被活跃地驱动。当信号被活跃地驱动时，该信号被描绘为实线。当信号不被活跃地驱动时，其可被电阻器拉高或拉低，或者可被允许为浮置。每当信号不被活跃地驱动时，该时序图将其描绘为虚线。