一种字线驱动电路的制作方法
【专利摘要】本实用新型公开了一种字线驱动电路，包括电压调节器、地址译码电路和末端驱动电路；地址译码电路的信号输入端与地址总线连接；地址译码电路的电源信号输入端与外部的电源连接，地址译码电路的信号输出端与末端驱动电路的信号输入端连接，用于当施加外部的电源输入固定电压时，对地址信号进行译码，并输出控制信号以驱动所述末端驱动电路；所述电压调节器的输入端与外部的电源连接，所述电压调节器的输出端与所述末端驱动电路的电源信号输入端连接，用于将输入的固定电压进行调节，以改变施加到所述末端驱动电路的电压；所述末端驱动电路的信号输出端与存储单元连接，用于驱动所述存储单元的字线。本实用新型能够降低功耗，且降低充放电的时间。
【专利说明】
一种字线驱动电路
技术领域
[0001]本实用新型涉及存储器电路，尤其涉及一种字线驱动电路。
【背景技术】
[0002]Flash存储器在擦或写操作时需要选中一根字线，并将编程电压(VPP)输入到该字线上的存储单元上。因为读或写的操作需要施加到存储单元的电压是不同的，所以在擦或写的操作过程中，需要多次改变VPP的电压值。每次改变VPP电压值通常需要将VPP泻放到一个较低的值，如电源电压VDD，再用电荷栗等升压电路将VPP重新建立到目标电压。
[0003]在编程电压VPP不断的充电-放电的过程中，由于编程电压VPP分别施加到地址译码电路和末端驱动电路中，地址译码电路中包含有大部分的电容负载，当VPP进行充电-放电时很容易造成电荷的浪费、同时需要较长的充放电时间。
【实用新型内容】
[0004]有鉴于此，本实用新型实施例提供一种字线驱动电路，能够降低功耗，且降低充放电的时间。
[0005]本实用新型实施例提供了一种字线驱动电路，包括电压调节器、地址译码电路和末端驱动电路；
[0006]所述地址译码电路的信号输入端与地址总线连接;所述地址译码电路的电源信号输入端与外部的电源连接，地址译码电路的信号输出端与末端驱动电路的信号输入端连接，用于当施加外部的电源输入固定电压时，对地址信号进行译码，并输出控制信号以驱动所述末端驱动电路；
[0007]所述电压调节器的输入端与外部的电源连接，所述电压调节器的输出端与所述末端驱动电路的电源信号输入端连接，用于将输入的固定电压进行调节，以改变施加到所述末端驱动电路的电压；
[0008]所述末端驱动电路的信号输出端与存储单元连接，用于驱动所述存储单元的字线。
[0009]进一步的，所述末端驱动电路包括第一PMOS晶体管、第二 PMOS晶体管、第一匪OS晶体管和第二 NMOS晶体管；
[0010]所述第一PMOS晶体管的栅极与地址译码电路的第一信号输出端连接；所述第一PMOS晶体管的源极与所述电压调节器的输出端连接，且与所述第一 PMOS晶体管的衬底连接;所述第一 PMOS晶体管的漏极与第二 PMOS晶体管的源极连接，所述第一 PMOS晶体管的衬底与第二 PMOS晶体管的衬底连接；
[0011]所述第二PMOS晶体管的栅极与所述地址译码电路的第二信号输出端连接;所述第二 PMOS晶体管的漏极与所述第一 NMOS晶体管的漏极连接，且与字线连接；
[0012]所述第一NMOS晶体管的栅极与所述地址译码电路的第二信号输出端连接;所述第一NMOS晶体管的源极与所述第一 NMOS晶体管的衬底连接，且接地；
[0013]所述第二NMOS晶体管的栅极与所述地址译码电路的第一信号输出端连接;所述第二NMOS晶体管的漏极与字线连接，所述第二 NMOS晶体管的源极与所述第二 NMOS晶体管的衬底连接，且接地。
[0014]进一步的，电压调节器输入的固定电压大于输出的电压。
[0015]进一步的，电压调节器输出的电压值分别为0V、5V和7V。
[0016]进一步的，所述电压调节器包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第一电阻和第二电阻；
[0017]第三PMOS晶体管的源极与外部的电源连接；第三PMOS晶体管的漏极与所述第三NMOS晶体管的漏极连接;所述第三PMOS晶体管的栅极分别与所述第四PMOS晶体管的栅极以及所述第三PMOS晶体的漏极连接；
[0018]所述第三匪OS晶体管的栅极与所述第二电阻的输入端连接;所述第三NMOS晶体管的源极与所述第五NMOS晶体管的漏极连接；
[0019]所述第五匪OS晶体管的源极接地，所述第五NMOS晶体管的栅极与外部的偏置电源连接；
[0020]所述第四PMOS晶体管的源极与外部的电源连接，所述第四PMOS晶体管的漏极分别与所述第四NMOS晶体管的漏极以及第五PMOS晶体管的栅极连接；
[0021 ]所述第四匪OS晶体管的源极与第五WOS晶体管的漏极连接，所述第四NMOS晶体管的栅极与外部的电荷栗连接；
[0022]所述第五PMOS晶体管的源极与外部的电源连接;所述第五PMOS晶体管的漏极分别与所述第一电阻的输入端以及所述末端驱动电路的电源信号输入端连接；
[0023]所述第一电阻的输出端与所述第二电阻的输入端连接;所述第二电阻的输出端接地。
[0024]进一步的，所述偏置电源，用于控制第五NMOS晶体管的导通，并使流过第五匪OS晶体管的电流保持稳定。
[0025]进一步的，所述电荷栗，用于控制第四匪OS晶体管的导通，以及控制流过第四NMOS晶体管的电流，以控制第五PMOS晶体管的栅极与源极之间的电压差。
[0026]本实用新型实施例提供的一种字线驱动电路，通过施加到地址译码电路中固定电压以及通过电压调节器对输入的固定电压进行调节以改变输入到末端驱动电路的电压，能够驱动存储单元的字线，并且降低了功耗，节省了充放电的时间。
【附图说明】
[0027]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显:
[0028]图1a是本实用新型实施例一提供的一种字线驱动电路的结构图；
[0029]图1b是本实用新型实施例一提供的外部的电源输入的固定电压以及电压调节器调节后的电压图形；
[0030]图2a是本实用新型实施例二提供的一种字线驱动电路的结构图；
[0031]图2b是本实用新型实施例二提供的电压调节器的结构图。
【具体实施方式】
[0032]下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部内容。
[0033]实施例一
[0034]图1a是本实用新型实施例一提供的一种字线驱动电路的结构图，如图1a所示，所述字线驱动电路，包括电压调节器10、地址译码电路20和末端驱动电路30。
[0035]地址译码电路20的信号输入端与地址总线40连接;地址译码电路20的电源信号输入端与外部的电源50连接，地址译码电路20的信号输出端与末端驱动电路30的信号输入端连接，用于当施加外部的电源50输入固定电压时，对地址信号进行译码，并输出控制信号以驱动末端驱动电路30。其中，地址总线40输入到地址译码电路20的地址信号分别是高电平信号和低电平信号，高电平信号的电压值器件内部电压值VDD，低电平信号的电压值为O。地址译码电路20对地址信号进行译码后，输出控制信号，输出的控制信号为译码后的地址信号。控制信号的电压值分别为外部的电源输入的电压值VPP和O。
[0036]电压调节器10的输入端与外部的电源50连接，电压调节器10的输出端与末端驱动电路30的电源信号输入端连接，用于将输入的固定电压进行调节，以改变施加到末端驱动电路30的电压。末端驱动电路30的信号输出端与存储单元60连接，用于驱动存储单元60的字线70。其中，电压调节器10输入的固定电压大于输出的电压。电压调节器10输出的电压值分别为0V、5V和7V。其中，当对存储单元60进行读操作时，电压调节器10输出的电压值为5V，当对存储单元60进行写操作时，电压调节器10输出的电压值为7V，当对存储单元60无操作时，电压调节器10输出的电压值为0V。
[0037]在本实施例中，如图1a所示，通过上述的电路对存储单元60进行读或写操作时，将外部的电源50的固定电压输入到地址译码电路20和电压调节器10，电压调节器10对输入的固定电压进行调节，将调节后的电压输入给末端驱动电路30，以达到对存储单元60进行读或写操作时所需的电压值。末端驱动电路30选择字线70对存储单元60进行读或写操作时，需要地址译码电路20输出的控制信号的控制。当地址译码电路20通过外部的电源50输入固定的电压VPP时，对输入的地址信号进行译码，并输出控制信号，控制信号的电压值分别为VPP和O，当末端驱动电路30输入不同的控制信号时，字线70的驱动的状态也是不同的。其中，外部的电源输入的固定电压以及电压调节器调节后的电压如图1b所示，外部的电源输入的固定电压I大于电压调节器调节后的电压2，电压调节器调节后的电压随时间进行变化。
[0038]通过上述的方法，地址译码电路20中输入了外部的电源50的固定电压，节省了充放电的时间，降低了功耗，且通过电压调节器10将外部的电源输入的固定电压进行调节，并将调节后的电压输入给末端驱动电路30，使上述的电路在字线70驱动时，能够对存储单元60进行读或写的操作。
[0039]本实施例提供了一种字线驱动电路，通过施加到地址译码电路中固定电压以及通过电压调节器对输入的固定电压进行调节以改变输入到末端驱动电路的电压，能够驱动存储单元的字线以实现对存储单元进行读或写的操作，并且降低了功耗，节省了充放电的时间。
[0040] 实施例二
[0041 ]图2a是本实施例二提供的一种字线驱动电路的结构图，如图2a所示，字线驱动电路，包括电压调节器10、地址译码电路20和末端驱动电路30。外部的电源50输出的固定电压分别输入给地址译码电路20和电压调节器10;当外部的电源50的固定电压输入到地址译码电路20时，地址译码电路20将来自于地址总线40上的地址信号进行译码，并输出控制信号(译码后的地址信号)到末端驱动电路30。当末端驱动电路30输入电压调节器10输出的电压时，控制信号控制末端驱动电路30对字线的驱动，以完成对存储单元60的读或写操作，其中，地址译码电路20—端接地。
[0042]在上述实施例的基础上，如图2a所示，所述末端驱动电路30包括第一PMOS晶体管301、第二 PMOS晶体管302、第一 NMOS晶体管303和第二 NMOS晶体管304。
[0043]其中，第一PMOS晶体管301的栅极与地址译码电路20的第一信号输出端201连接；第一 PMOS晶体管301的源极与电压调节器10的输出端连接，且与第一 PMOS晶体管301的衬底连接;第一 PMOS晶体管301的漏极与第二 PMOS晶体管302的源极连接，第一 PMOS晶体管301的衬底与第二 PMOS晶体管302的衬底连接。第二 PMOS晶体管302的栅极与地址译码电路20的第二信号输出端202连接;第二 PMOS晶体管302的漏极与第一匪OS晶体管303的漏极连接，且与字线70连接。地址译码电路20的第一信号输出端201输出控制信号，控制信号的电压值分别为VPP和O，地址译码电路的第二信号输出端202输出的控制信号的电压值分别为VPP和O。
[0044]第一匪OS晶体管303的栅极与地址译码电路20的第二信号输出端202连接；第一NMOS晶体管303的源极与第一 NMOS晶体管303的衬底连接，且接地;第二 NMOS晶体管304的栅极与地址译码电路20的第一信号输出端201连接;第二 NMOS晶体管304的漏极与字线70连接，第二 NMOS晶体管304的源极与第二 NMOS晶体管304的衬底连接，且接地。
[0045]如图2a所示，当末端驱动电路30驱动字线70对存储单元60进行读或写操作时，夕卜部的电源50对地址译码电路20和电压调节器1均输入固定的电压，地址译码电路20将地址总线40的地址信号译码后，通过第一信号输出端201和第二信号输出端202输出控制信号。当地址译码电路的第一信号输出端201和第二信号输出端202输出的控制信号的电压值均为O时，第一 PMOS晶体管301的栅极和第二 PMOS晶体管302的栅极的电压均为O;第一 PMOS晶体管301导通，第二 PMOS晶体管302导通，第一匪OS晶体管303截止，第二匪OS晶体管304截止。电压调节器10将外部的电源50输入的固定电压进行调整，并将调制后的电压输入到第一PMOS晶体管301，电压信号经第二PMOS晶体管302，驱动字线70对存储单元60进行读或写的操作，当电压信号的电压为5V时，对存储单元60进行读操作，当电源信号的电压为7V时，对存储单元60进行写的操作。
[0046]在对存储单元进行读或写操作时，需要对输入到存储单元的电压不断调整。在本实施例中，电压调节器将外部的电源输入的固定电压进行调整，并将不同的电压输入到末端驱动电路，以使末端驱动电路驱动字线，实现对存储单元不同的操作。由于外部的电源对地址译码电路输入的是固定电压，因此在对存储单元进行读或写操作时，输入到地址译码电路的电压固定不变，使地址译码电路的充放电时间减少，并降低了功耗。
[0047]如图2a所示，当地址译码电路的第一信号输出端201与第二信号输出端202输出的控制信号的电压值不同时为O时，不能对字线70进行驱动，进而不能对存储单元60进行读或写的操作。例如，当地址译码电路20的第一信号输出端201与第二信号输出端202输出的控制信号的电压值分别为O和VPP时，第一PMOS晶体管301导通，第二PMOS晶体管302截止，因此，电压调节器10输入的电压信号经过第一 PMOS晶体管301后，不能通过第二 PMOS晶体管302，进而不能对字线70进行驱动以实现对存储单元60进行读或写的操作。
[0048]又如，当地址译码电路20的第一信号输出端201与第二信号输出端202输出的控制信号的电压值均为VPP时，第一 PMOS晶体管301和第二 PMOS晶体管302均截止，因此，电压调节器10输入的电压信号均不能通过第一PMOS晶体管301和第二PMOS晶体管302，因此不能对字线70进行驱动以实现对存储单元60进行读或写的操作。
[0049 ] 在本实施例中，如图2b所示，电压调节器包括第三PMOS晶体管11、第四PMOS晶体管102、第五PMOS晶体管103、第三匪OS晶体管104、第四匪OS晶体管105、第五匪OS晶体管106、第一电阻107和第二电阻108。
[0050]其中，第三PMOS晶体管1I的源极与外部的电源50连接;第三PMOS晶体管1I的漏极与第三匪OS晶体管104的漏极连接;第三PMOS晶体管1I的栅极分别与第四PMOS晶体管102的栅极以及第三PMOS晶体管101的漏极连接;第三NMOS晶体管104的栅极与第二电阻108的输入端连接;第三WOS晶体管104的源极与第五NMOS晶体管106的漏极连接;第五匪OS晶体管106的源极接地，第五NMOS晶体管106的栅极与外部的偏置电源109连接;其中，偏置电源109，用于控制第五NMOS晶体管106的导通，并使流过第五NMOS晶体管106的电流保持稳定。
[0051]在本实施例中，第四PMOS晶体管102的源极与外部的电源50连接，第四PMOS晶体管102的漏极分别与第四匪OS晶体管105的漏极以及第五PMOS晶体管103的栅极连接；第四匪OS晶体管105的源极与第五NMOS晶体管106的漏极连接，第四NMOS晶体管105的栅极与外部的电荷栗110连接。第五PMOS晶体管103的源极与外部的电源50连接;第五PMOS晶体管103的漏极分别与第一电阻107的输入端以及末端驱动电路30的电源信号输入端连接;第一电阻107的输出端与第二电阻108的输入端连接;第二电阻108的输出端接地。其中，电荷栗，用于控制第四匪OS晶体管1 5的导通，以及控制流过第四匪OS晶体管1 5的电流以控制第五PMOS晶体管103的栅极与源极之间的电压差。
[0052]如图2b所示，当电压调节器对外部的电源50输入的固定电压进行调节时，通过调节电荷栗110输入到第四匪OS晶体管105栅极的电压或调节第一电阻107与第二电阻108的阻值比例来实现。其中，电荷栗110输入到第四NMOS晶体管105的栅极的电压用VREF表示，电压调节器输入到末端驱动电路30的电压用VPPO表示，第三匪OS晶体管104的栅极的电压用VF表示，第五PMOS晶体管103的栅极的电压用VG表示，第一电阻107的阻值用Rl表示，第二电阻108的阻值用R2表示。
[0053]如图2b所示，当电压调节器中的电流稳定时，VREF与VF相同，即VREF = VPPO XR2/(R1+R2)，经过变形以后，VppO = VREFX (Rl+R2)/R2。因此，当电压调节器对外部的电源50输入的固定电压进行调节时，通过调节电荷栗110输入到第四匪OS晶体管105的栅极的电压VREF和/或第一电阻107与第二电阻108的阻值比例，能够实现对输入到末端驱动电路的电压VPPO进行改变。
[0054]其中，实现VREF与VF相同的原理如下:当电荷栗110输入到第四匪OS晶体管105的栅极电压VREF大于第三NMOS晶体管104的栅极电压VF时，流过第四NMOS晶体管105的电流增大，由于流过第五匪OS晶体管106的电流保持不变(流过第三匪OS晶体管104的电流与流过第四匪OS晶体管105的电流之和为流过第五NMOS晶体管106的电流)，故流过第三PMOS晶体管101和流过第三NMOS晶体管104的电流减小，因第三PMOS晶体管101和第四PMOS晶体管102对称，故流过第四PMOS晶体管102的电流也减小。因此，第五PMOS晶体管103栅极的电荷会被抽走，所以第五PMOS晶体管103栅极的电压VG降低，进而第五PMOS晶体管103的栅极和源极电压差增大，所以流过第五PMOS晶体管103的电流增大，其中流过第二电阻108的电流与流过第五PMOS晶体管103的电流相同。由于流过第五PMOS晶体管103的电流增大，所以第二电阻108的阻值R2与流过第二电阻108电流的乘积VF也增大，直到VF与VREF相同时，VG不再变化，以及流过第五PMOS晶体管103和第二电阻108的电流不再变化。
[0055 ]同理，当电荷栗110输入到第四匪OS晶体管1 5的栅极电压VREF小于第三晶体管的栅极电压VF时，VG升高，流过第二电阻108的电流与第五PMOS晶体管1 3的电流减小，VF降低，直至VF与VREF相同。
[0056]由此，通过上述改变VREF的方法，可以改变电压调节器输入到末端驱动电路的电压VPPO O当然还可以改变第一电阻与第二电阻的阻值比例，或者同时改变VREF和第一电阻与第二电阻的阻值比例，对于如何选择方法根据需要进行选择。
[0057]值得说明的是本实用新型实施例示例性的将电压调节器的结构表述成图2b所示的结构，但是图2b所示的电压调节器的结构只是一种示例，电压调节器的结构并不局限于图2b所示的结构一种形式，还可以是其他的形式，能够实现调节固定电压输出不同的电压的目的即可。
[0058]本实用新型实施例提供的一种字线驱动电路，在上述实施例的基础上，对末端驱动电路和电压调节器进行了优化，当采用上述的电路对存储单元进行读或写操作时，降低了功耗，节省了地址译码电路充放电的时间。
[0059]注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。
【主权项】
1.一种字线驱动电路，其特征在于，包括电压调节器、地址译码电路和末端驱动电路； 所述地址译码电路的信号输入端与地址总线连接;所述地址译码电路的电源信号输入端与外部的电源连接，地址译码电路的信号输出端与末端驱动电路的信号输入端连接，用于当施加外部的电源输入固定电压时，对地址信号进行译码，并输出控制信号以驱动所述末端驱动电路； 所述电压调节器的输入端与外部的电源连接，所述电压调节器的输出端与所述末端驱动电路的电源信号输入端连接，用于将输入的固定电压进行调节，以改变施加到所述末端驱动电路的电压； 所述末端驱动电路的信号输出端与存储单元连接，用于驱动所述存储单元的字线。2.根据权利要求1所述的字线驱动电路，其特征在于，所述末端驱动电路包括第一PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管和第二 NMOS晶体管； 所述第一 PMOS晶体管的栅极与地址译码电路的第一信号输出端连接;所述第一 PMOS晶体管的源极与所述电压调节器的输出端连接，且与所述第一 PMOS晶体管的衬底连接;所述第一 PMOS晶体管的漏极与第二 PMOS晶体管的源极连接，所述第一 PMOS晶体管的衬底与第二PMOS晶体管的衬底连接； 所述第二 PMOS晶体管的栅极与所述地址译码电路的第二信号输出端连接;所述第二PMOS晶体管的漏极与所述第一 NMOS晶体管的漏极连接，且与字线连接； 所述第一匪OS晶体管的栅极与所述地址译码电路的第二信号输出端连接;所述第一NMOS晶体管的源极与所述第一NMOS晶体管的衬底连接，且接地； 所述第二匪OS晶体管的栅极与所述地址译码电路的第一信号输出端连接;所述第二NMOS晶体管的漏极与字线连接，所述第二 NMOS晶体管的源极与所述第二 NMOS晶体管的衬底连接，且接地。3.根据权利要求1所述的字线驱动电路，其特征在于，电压调节器输入的固定电压大于输出的电压。4.根据权利要求3所述的字线驱动电路，其特征在于，电压调节器输出的电压值分别为0￥、5￥和7乂。5.根据权利要求1所述的字线驱动电路，其特征在于，所述电压调节器包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第一电阻和第二电阻； 第三PMOS晶体管的源极与外部的电源连接;第三PMOS晶体管的漏极与所述第三NMOS晶体管的漏极连接;所述第三PMOS晶体管的栅极分别与所述第四PMOS晶体管的栅极以及所述第三PMOS晶体的漏极连接； 所述第三WOS晶体管的栅极与所述第二电阻的输入端连接;所述第三WOS晶体管的源极与所述第五NMOS晶体管的漏极连接； 所述第五匪OS晶体管的源极接地，所述第五匪OS晶体管的栅极与外部的偏置电源连接； 所述第四PMOS晶体管的源极与外部的电源连接，所述第四PMOS晶体管的漏极分别与所述第四NMOS晶体管的漏极以及第五PMOS晶体管的栅极连接； 所述第四NMOS晶体管的源极与第五NMOS晶体管的漏极连接，所述第四NMOS晶体管的栅极与外部的电荷栗连接； 所述第五PMOS晶体管的源极与外部的电源连接;所述第五PMOS晶体管的漏极分别与所述第一电阻的输入端以及所述末端驱动电路的电源信号输入端连接； 所述第一电阻的输出端与所述第二电阻的输入端连接;所述第二电阻的输出端接地。6.根据权利要求5所述的字线驱动电路，其特征在于，所述偏置电源，用于控制第五NMOS晶体管的导通，并使流过第五NMOS晶体管的电流保持稳定。7.根据权利要求5所述的字线驱动电路，其特征在于，所述电荷栗，用于控制第四匪OS晶体管的导通，以及控制流过第四NMOS晶体管的电流以控制第五PMOS晶体管的栅极与源极之间的电压差。
【文档编号】G11C16/08GK205541959SQ201620330306
【公开日】2016年8月31日
【申请日】2016年4月19日
【发明人】陈晓璐, 刘铭
【申请人】北京兆易创新科技股份有限公司