专利名称：多位沟道电容器的制作方法
技术领域：
此发明涉及多逻辑沟道电容器。
背景技术：
图1是一个动态随机存取存储器(DRAM)单元100的原理图。如图所示，存储器单元包括一个晶体管110和一个沟道电容器150。晶体管的第一极板111与位线125相连，第二极板112与电容器相连。晶体管的栅极板113与字线126相连。
在基片中形成的沟道电容器，包括由电介质层155隔开的第一和第二个电极板或板153和157。第一个板153与晶体管的第二个电极板相连。第一个板是储存信息的存储极板。
多个存储器单元被排成行和列，通过行方向的字线和位方向的位线相连。第二个板可与一个恒压源170相连，作为阵列中各存储器单元的公共板。
更高的集成度要求在限制表面积的同时，使用更多的存储器单元制造存储集成电路，从而造成了制造这些集成电路的难度。所以需要制造有利于提高密度而保持集成电路较小尺寸的存储器单元。
发明简述此发明涉及多位沟道电容器。沟道电容器在基片中形成。沟道电容器的下层区域是被电介质层隔离的第一、第二存储节点。电介质层将传感电压分离成高区域和低区域，分别表示存储在第一和第二个节点中的数据。在沟道电容器的上部安装了一个绝缘环。
图形概述图1显示了常规存储器单元的一个原理图；图2显示了常规沟道电容器存储器单元的一个横截面示图；图3显示了实施形式根据本发明的一个实施形式的一个沟道电容器；图4a-b显示了根据本发明的一个实施形式的实施形式一个沟道电容器的制造过程；图5a-b显示了根据本发明的另外一个实施形式的实施形式一个沟道电容器的制造过程。
本发明的详细描述此发明涉及沟道电容器，如在集成电路的存储器单元中使用的沟道电容器。这类集成电路，例如，包括如动态随机存取存储器(DRAMs)的随机存取存储器(RAMs)，如Rambus DRAMs和SLDRAMs的高速动态DRAMs，铁电性的RAMs(FRAMs)，同步DRAMs(SDRAMs)，融合DRAMs-逻辑芯片(嵌入DRAMs)，或其他类型的存储集成电路或逻辑集成电路。尤其是此发明中的沟道电容器强于二进制逻辑，使在一个电容器中可存储多于一位的信息。
图2是常规沟道电容器存储器单元200的一个横截面示图，它有利于理解此项发明。这种沟道电容器存储器单元，例如，在IEDM 93-627中，Nesbit等人的一个具有自校正掩埋条带的0.6μm2256Mb沟道DRAM单元(BEST)中有描述，此文章完全用于参考。这种单元的阵列通常通过字线和位线内部互连而成一个存储芯片。
DRAM单元100包括一个在基片201，如硅晶片上形成的沟道电容器150。电容器包含一个有上和下部分251和252的沟道。沟道中填有n型强掺杂多元硅(聚)153作为电容器的一极板。一种强掺杂n型扩散区域157有选择地包围了沟道的下部252。扩散区域作为电容器的第二个极板。电介质层155隔离了电容器的板。下部分代表了存储器单元的存储节点。另一极板连至一个参考源，如VDD/2(VDD＝芯片内部工作电压)。一个掩埋扩散区域170可用于公共地连接阵列内的电容器的另一极板。
一种绝缘环278包围了沟道的上部以阻止穿透。一种浅的沟道绝缘物(STI)280装备在沟道电容器上部的顶端。STI将电容器和集成电路中的其他元件，如别的电容器隔开。用于和集成电路中其它部件隔离的间隔氧化物也是有用的。
存储器单元也包括一个晶体管110，晶体管具有源/漏扩散区域111和112和一个栅极板113。源/漏扩散区域包括，例如，n型掺杂物。栅极板连至字线(未标示)，扩散区域111通过触点226连至位线125。扩散区域112通过一个条带273连至电容器。如图所示，条带为掩埋条带。其他类型的条带，如表面条带，也可用于连接晶体管到电容器。晶体管220可通过STI在沟道上形成，用做临时字线(例如，不连至存储器单元)。这种配置称做折叠位线结构。其他类型的位线结构也有用。
通常，存取存储器单元通过如下方式实现，在字线上使用一个合适的电压使晶体管导通，由此在存储节点和位线间产生一条电通路。通过充电方式表示的数据在位线和存储节点之间传输。数据从位线流到存储节点表示写操作，反之表示读操作。
图3所示是实施形式根据本发明的一个实施形式的一个沟道电容器350的一个横截面图示。这种沟道电容器包含一个在半导体基片201上形成的一个沟道301。沟道包括上和下部分251和352。简而言之，沟道上部分的顶端被省略，因为上部分基本上和常规沟道电容器相同。如图所示，上部分包括一个防止穿透的绝缘环。
在下部分352中，一个掺杂扩散区域157可选地包围在沟道周围。此扩散区域，如包括n型掺杂物，用做电容器的一极板(掩埋的一极板)。扩散区域通常连至一个参考电压源如VDD/2。其他参考电压层次也是有用的。一个掩埋的扩散区域170可共连阵列内的存储器单元的掩埋极板。
沟道填充了n型强掺杂多元硅(聚)。掺杂多元体可作为电容器的内极板。节点电介质层155将掩埋的一极板和电容器的内极板分开。沟道下部的内极板用于充电存储。
按照此发明，在沟道电容器下部的内板板包括一个电介质层331，它将内极板的下部分分离成第一和第二区域355和356。第一和第二区域作为充电存储区域存储电容器中数据的第一和第二位。
在一种实施形式中，第一和第二个区域尺寸大致相同，从而使其容量大致相同。可以优化存储区域的尺寸以使两个区域几乎在在同一时间需要刷新。
在一种实施形式中，电介质层作为隧道屏障以防止电容器在电压低于特定值时被充电和在电压高于特定值时成为导通。电压的特定值取决于存储集成电路的传感电压范围。在一种实施形式中，电压特定值包括一个在传感电压范围内的电压层次。电压特定值典型为集成电路的工作范围的中间值。例如，对于传感电压范围为约2V的集成的特定电压值为约1V。
在一种实施形式中，电介质层相对较薄以使电容器在电压高于特定值时成为导通。例如，对于特定电压值大约为2V的电容器，其电介质层的厚度小于2nm。电介质层的厚度可以根据特定电压值的大小和电介质材料的质量来调整。
特定电压值将传感电压范围分成高和低两个传感范围。电介质层使高传感区的电压存储于低传感区356而低传感区的电压存储于高传感区355。这样，高传感区范围为第一个传感电压范围用于低存储区，而低传感区范围为第二个传感电压范围用于高存储区。第一和第二个电压范围包括逻辑0和1来表示分别存于第一和第二个存储区域的值。对于有第一和第二存储区域的电容器，传感电压范围分成四个逻辑层次来表示电容器存储信息中的两位。
读写存储器单元包括读写第一和第二个存储区域的第一和第二循环。在一种实施形式中，第一个循环使用低传感区域的电压读写高存储区。第二个循环使用高传感区域的电压读写低存储区。例如，第一个循环从高存储区读电压值。电介质层使低存储区域的电压不被感知。在下一个循环中，存储于低存储区的电荷因电介质层在高电压下导通而被检测。写和刷新操作可以在两个循环中实现，读操作也如此。
在另一种实施形式中，电容器被n-1个电介质层分成n个存储区域分别表示所存信息的n位。在这种情况下，传感电压范围被分成2n个逻辑层次来容纳存储在电容器中的n个位。存储多位的能力使存储集成电路在不增加表面积的情况下提高了存储容量。
图4a-4b显示了实施形式根据本发明的一种实施形式的电容器制造过程。参照图4a，提供了基片201。例如，半导体基片包括一层硅晶片。也可以使用其他的半导体基片，如镓砷化物或绝缘硅(SOI)。在一种实施形式中，基片是弱掺杂的p型基片。也可使用强掺杂的p型基片或n型掺杂基片。基片可包括一个基片阵列区域的掩埋扩散区域170。例如，掩埋扩散区域包括n型掺杂，用于将阵列中电容器的外极板公共连接到一个参考电压源。
沟道301通过各向异性的蚀刻如抗电性离子蚀刻(RIE)蚀刻在基片中。基片表面有一个焊盘堆(没有显示)。焊盘堆包括有利于沟道电容器加工的各层，如蚀刻终止和硬蚀刻掩膜层。在一种实施形式中，焊盘堆包括焊盘氧化物，焊盘氮化物和氧化硬掩膜层。
扩散区域是可选地安装在基片中，包围了沟道的下部分，作为电容器的外极板。例如，扩散区域包括n型掺杂。外极板采用常规技术形成，如在低部顺着电容器侧壁使用掺杂源和掺杂的外扩散区域。掺杂源包括掺杂硅酸盐玻璃如砷掺杂硅酸盐玻璃。其他形成外极板的技术也有用处。形成外极板的技术在，如共同未决的US专利申请USSN09/105,580中题为“一种具有Epi掩埋层的沟道电容器”(代理记录号98P7492US02)的专利技术有描述，在此完全为了参考。
如果有必要，掺杂源被移走，沟道侧壁被清洁。一个节点电介质层在沟道的侧壁上形成。节点电介质层155包括，如氧化物。包括氧化物和氮化物的混合节点电介质也有用处。各种技术，如热氧化或化学蒸发沉积，都可以用于形成节点电介质。节点电介质通常大约4nm厚。
参看图4b，例如，沟道填充了强掺杂n型聚合物。例如，聚合物通过RIE被凹至低存储区356的高度。RIE对氧化物来说是可选的，当完全不影响氧化物时移走聚合物。电介质层331在沟道中形成。电介质层覆盖了沟道的侧壁和低存储区的顶部。
在一种实施形式中，电介质层包括硅氧化物。硅氮化物，一种氧化物/氮化物的混合物或其他电介质材料也有用。电介质层由诸如热氧化形成。也可以使用其他技术如CVD。电介质层的厚度为2nm，等于氧化物的厚度。当然，厚度也可以因诸如操作电压的不同而不同。
继续加工，在基片上沉积掺杂聚合物层填充沟道。聚合物包括诸如n型掺杂。一种蚀刻如RIE，将聚合物凹至沟道下部的顶端，形成上存储区。一种蚀刻还可以使节点电介质和在沟道侧壁的电介质层部分凹至聚合物的高度。
接着，在沟道的上部的侧壁形成环。环包括，如，氧化物。环可以通过传统工艺形成。形成环后，沟道被填充了掺杂聚合物，从而形成图3所示的结构。可使用传统加工技术继续加工，完成沟道电容器的顶部和集成电路。这些加工包括诸如形成绝缘层和绝缘条带(掩埋或表面)，晶体管，位线，字线，钝化和封装。
图5a-b示出了根据本发明的一种实施形式的形成沟道电容器的另一种加工过程。如图所示，在基片201中形成沟道301。沟道包括一个在沟道上部251侧壁上形成的环270和一个在围绕沟道下部352的基片中的扩散区域157。如图所示，环和扩散区域的形成在，如，共同未决的US专利申请USSN 09/055,506中题为“一种具有绝缘环的沟道电容器”(代理记录号98P7491US)的专利技术中有描述，在此完全用于参考。一个掩埋的扩散区域170将阵列中电容器的外极板和一个参考电压源公共连接。
参看图5b，一个节点电介质155被沉淀，覆盖了环和沟道的侧壁。掺杂聚硅层通过，诸如CVD，被沉淀来填充沟道。掺杂聚合物通过RIE被凹至低存储区域356的高度。接着形成了电介质层，覆盖于沟道侧壁和聚合物的顶部。另一种掺杂聚合物层被沉淀来填充沟道。这种掺杂聚合物被用做第二个存储区域355。之后，可用传统工艺来完成沟道电容器和集成电路。
因为这项发明特别地显示和描述了对各种实施形式方式的参考作用，那些熟悉技术的行家将在不违背其精神和要领的前提下识别出对此项发明所做的修改。此发明的范围不是参考以上的描述所决定，而是参考附带的权利要求以及相同的完整范围所决定。
权利要求
1.一个多位沟道电容器，包括一个在基片中的沟道，此沟道包括上和下两个区；在沟道下区的侧壁有一个节点电介质层；电介质层将下区分隔成第一个存储部分以及在第一个存储区之上的第二个存储部分。
2.权利要求1中描述的多位沟道电容器，还包括一个连接至该多位沟道电容器的晶体管，以形成一个存储器单元。
3.权利要求2中描述的多位沟道电容器，其中存储器单元被用于一个存储集成电路中。
4.权利要求3中描述的多位沟道电容器，还包括一个在沟道上部侧壁的绝缘环。
5.权利要求4中描述的多位沟道电容器，还包括包围在沟道下部的外极板。
6.权利要求5中描述的多位沟道电容器，其中外极板包括一个用掺杂物掺杂的扩散区域。
7.权利要求6中描述的多位沟道电容器，其中外沟道连接至一个参考电压。
8.权利要求2中描述的多位沟道电容器，还包括一个在沟道上部侧壁的绝缘环。
9.权利要求8中描述的多位沟道电容器，还包括一个包围沟道下部的外极板。
10.权利要求1中描述的多位沟道电容器，还包括一个在沟道上部侧壁的绝缘环。
11.权利要求10中描述的多位沟道电容器，还包括一个包围沟道下部的外极板。
12.权利要求1，2，3，4，5，8，9，10或11中描述的多位沟道电容器，其中电介质层在电压等于或高于一个特定值时处于导通状态。
13.权利要求12中描述的多位沟道电容器，其中一个特定的电压值将电容器的传感电压分为高和低两个传感电压区域，高传感电压范围是第一个存储部分的传感范围，而低传感电压范围是第二个存储部分的传感范围。
14.权利要求13中描述的多位沟道电容器，其中高和低传感电压范围进一步分为逻辑1和0电压层次来表示存储区中的数据。
15.权利要求14中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
16.权利要求12中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
17.权利要求13中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
18.权利要求14中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
19.一种制造多位沟道电容器的方法，包括安装一个基片；在基片中蚀刻一个沟道，沟道有上和下两个区域；在沟道侧壁形成一个节点电介质；在沟道下区域形成第一个存储节点；在第一个存储节点形成一个电介质层；并且在沟道下区域的第一个存储节点之上形成第二个存储节点，第一个和第二个存储节点由电介质层分开。
20.权利要求19中的方法，还包括形成一个连至多位电容器的晶体管以形成一个存储器单元。
21.权利要求20中的方法，其中存储器单元用在一个存储集成电路中。
22.权利要求21中的方法，还包括在沟道上部安装一个绝缘环。
23.权利要求22中的方法，其中形成绝缘环包括将绝缘材料沉淀在基片上，覆盖沟道上部的沟道侧壁和第二个存储节点的顶部；并且蚀刻绝缘材料以暴露第二个存储节点的顶部，而绝缘材料留在沟道侧壁。
24.权利要求23中的方法，还包括形成一个包围沟道下部的外极板。
25.权利要求24中的方法，其中外极板在形成节点电介质之前形成。
26.权利要求25中的方法，其中形成外板板包括将掺杂物向包围沟道下部的基片中扩散掺杂。
27.权利要求20中的方法，还包括在沟道上部形成一个绝缘环。
28.权利要求27中的方法，还包括形成一个包围沟道下部的外极板。
29.权利要求21中的方法，还包括在沟道上部形成一个绝缘环。
30.权利要求29中的方法，还包括形成一个包围沟道下部的外极板。
31.权利要求22中的方法，还包括形成一个包围沟道下部的外极板。
32.权利要求19中的方法，还包括在沟道上部形成一个绝缘环。
33.权利要求23中的方法，还包括形成一个包围沟道下部的外极板。
34.权利要求19中的方法，还包括形成一个包围沟道下部的外极板。
35.权利要求19，20，21，22，23，24，26，27，28，29，30，31，32，33，或34中的方法，其中形成第一个存储节点包括将第一个存储节点的材料沉淀在基片上来填充沟道；蚀刻第一个存储节点的材料，使它凹陷在沟道下部的底端形成第一个存储节点。将第二个存储节点的材料沉淀在电介质层上；并且蚀刻第二个存储节点的材料，使它凹陷在沟道下部的顶端形成第二个存储节点。
36.权利要求35中的方法，其中第一和第二个节点电介质材料包括掺杂聚硅。
37.权利要求36中的方法，其中电介质的形成包括在第一个存储节点的顶部表面和在第一个节点的顶部上面的节点电介质上形成电介质层。
38.权利要求37中的方法，其中在等于或高于一个特定电压值时，其电介质层导通。
39.权利要求38中的方法，其中一个特定的电压值将传感电压分为高和低两个传感电压范围，高传感电压范围是第一个存储区的传感电压范围，而低传感电压范围是第二个存储区的传感电压范围。
40.权利要求39中的方法，其中高和低传感电压范围进一步分为逻辑1和0电压层次来表示存储区中的数据。
41.权利要求40中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
42.权利要求35中的方法，其中在电压等于或高于一个特定电压值时，其电介质层导通。
43.权利要求42中的方法，其中特定的电压值将传感电压分为高和低两个传感电压范围，高传感电压范围是第一个存储区的传感电压范围，而低传感电压范围是第二个存储区的传感电压范围，其高和低传感电压范围分为逻辑1和0电压层次来表示存储区中的数据。
44.权利要求43中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
45.一种制造多位沟道电容器的方法，包括提供一个基片，基片中有一个分上和下两个区域的沟道；在沟道上部形成一个绝缘环；在沟道侧壁形成一个节点电介质；在沟道下区域形成第一个存储节点；在沟道第一个存储节点顶部表面之上形成一个电介质层；并且在第一个存储节点之上、沟道下区域中形成第二个存储节点，存储节点由电介质层分开。
46.权利要求45中的方法，还包括形成一个为形成一个存储器单元而连至多位电容器的晶体管。
47.权利要求46中的方法，其中存储器单元用在一个存储集成电路中。
48.权利要求47中的方法，还包括形成一个包围沟道下部的外极板。
49.权利要求46中的方法，还包括形成一个包围沟道下部的外极板。
50.权利要求45中的方法，还包括形成一个包围沟道下部的外极板。
51.权利要求45，46，47，48，49或50中的方法，其中形成第一个存储节点包括将第一个存储节点的材料沉淀在基片上来填充沟道；蚀刻第一个存储节点的材料，使它凹陷在沟道下部的底端形成第一个存储节点；将第二个存储节点的材料沉淀在电介质层上；并且蚀刻第二个存储节点的材料，使它凹陷在沟道下部的顶端形成第二个存储节点。
52.权利要求51中的方法，其中第一和第二个节点电介质材料包括掺杂聚硅。
53.权利要求52中的方法，其中电介质层的形成包括在第一个存储节点的顶部表面和在第一个存储节点的顶部上面的节点电介质上形成电介质层。
54.权利要求53中的方法，其中在电压等于或高于一个特定电压值时，电介质层导通。
55.权利要求54中的方法，其中一个特定的电压值将传感电压分为高和低两个传感电压范围，高传感电压范围是第一个存储区的传感电压范围，而低传感电压范围是第二个存储区的传感电压范围，高和低传感电压范围进一步分为逻辑1和0电压层次来表示存储区中的数据。
56.权利要求55中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
57.权利要求51中的方法，其中电介质层的形成包括在第一个存储节点的顶部表面和在第一个存储节点的顶部上面的节点电介质上形成电介质层。
58.权利要求57中的方法，其中在电压等于或高于一个特定电压值时，其电介质层导通。
59.权利要求58中的方法，其中一个特定的电压值将传感电压分为高和低两个传感电压范围，高传感电压范围是第一个存储区的传感电压范围，而低传感电压范围是第二个存储区的传感电压范围，高和低传感电压范围进一步分为逻辑1和0电压层次来表示存储区中的数据。
60.权利要求59中描述的多位沟道电容器，其中特定电压值大约为传感电压值的1/2。
全文摘要
此申请描述了一种第一个和第二个存储节点装备在沟道下部的多位沟道电容器。存储节点被电介质隔开,电介质层将传感电压分成高低电压范围,对应存储在第一和第二个存储节点中的数据。
文档编号H01L21/70GK1358332SQ00809507
公开日2002年7月10日 申请日期2000年6月6日 优先权日1999年6月25日
发明者H·图斯 申请人:因芬尼昂技术北美公司