专利名称：一种金属层间介电层的制造方法
技术领域：
本发明涉及半导体制造技术，且特别是有涉及一种金属层间介电层的制造方法。
目前，由于集成电路的制造方法朝向ULSI发展，因此内部的电路密度愈来愈增加，随着芯片中所含组件的数量不断增加，组件的尺寸也随积集度的提升而不断地缩小，芯片的表面渐渐无法提供足够的面积来制作所需的内连导线。为了适应新的需求，两层以上的金属导线设计，便逐渐成为许多集成电路所必须采用的方式，特别是一些功能较复杂的产品，如微处理器(microprocessor)等，甚至需要四层或五层以上的金属导线，才能使各组件发挥应有的功效。因此，多重内连导线(multilevel interconnects)的制造方法已成为今日半导体制程中不可或缺的重要技术之一。
在多重内连导线制造工艺中，固然各组件需藉助内连导线来彼此连结，但各内连导线之间却不可直接接触而发生短路，必须利用绝缘层加以隔离，一般称之为金属层间介电层(inter-metal dielectric，IMD)，其中氧化硅、氮化硅层、和四乙氧基硅烷(TEOS)氧化物等是较常使用的介电材料。但是当半导体制造进入深亚微米线宽尺寸领域后，对于高宽高比(aspect ratio)的填隙能力(gap fill)的要求也更加严格，上述介电材料由于间隙填充能力不佳，并无法提供所需的绝缘性质，因此诸多改进的制造技术应运而生，其中以高密度等离子体化学气相沉积法(HDPCVD)来沉积介电材料，可达到极佳的间隙填充效果，因此是目前生产线上常被用来制作金属层间介电层(IMD)的技术之一。
然而，尽管高密度等离子体化学气相沉积法(HDPCVD)形成的氧化层具有较佳的间隙填充性质，但目前其沉积技术的均匀度控制不佳，对于后续化学机械研磨(CMP)的均匀度控制影响很大，且其所沉积的薄膜品质不佳，造成薄膜与底层(underlayer)附着性差，在后续的高温等离子体成形薄膜过程中，在膜与膜之间会有气泡产生，甚而造成HDPCVD薄膜的剥落，成为微尘(particle)的来源，掉落在产品上，进而影响产品的合格率。以下即参照第1A至1B图，说明此制造流程。
请参见第1A图，提供一半导体基底10，其上方可以形成任何所需的半导体组件，不过此处为了简化图示，仅以一平整的基底10表示之。在半导体基底10上形成多个金属导线12，例如是先沉积金属层，再经蚀刻平板印刷工艺(lithography process)技术和蚀刻工艺界定其图案(pattern)，其中金属层的上下可更包括一扩散阻障层及一抗反射层。其次，在半导体基底10和金属导线12的表面上，以高密度等离子体化学气相沉积(HDPCVD)制造技术，沉积形成一氧化硅层16，并填入金属导线12的间隙中，形成如图中所示的结构。
接着，请参见第1B图，以等离子体增强化学气相沉积(PECVD)形成一PE-TEOS作为顶层18以覆盖在上述氧化硅层16表面上，共同形成如图所示的金属层间介电层，以提供内连导线12与上方另一金属层(未显示)的隔绝效果。
虽然上述用来制作金属层间介电层的方法有极佳的间隙填充能力，但其所沉积的薄膜品质不佳，造成薄膜与底层(underlayer)附着性差，进而影响良率。因此，为了使金属层间介电层技术的应用更臻于完善，有必要针对上述问题谋求改善之道。
为了克服现有技术的不足，本发明的主要目的在于提供一种可改善高密度等离子体化学气相沉积法(HDPCVD)所成形的金属层间介电层(IMD)均匀度控制不佳的情况的制造方法，根据本发明的方法，不仅可达到极佳的间隙填充效果，同时可改善用公知技术所制作的介电层品质不佳的情形。
为达上述目的，本发明提供一种金属层间介电层的制造方法，其特征在于以高密度等离子体化学气相沉积(HDPCVD)薄膜之前，先顺应性(conformal)形成一均匀性与附着性均佳的薄PE-TEOS约500埃，以作为HDPCVD薄膜的前沉积层，再以高密度等离子体化学气相沉积(HDPCVD)来沉积所须厚度之薄膜。利用现有PE-TEOS技术的高均匀度与附着性佳的特性改善高密度等离子体化学气相沉积(HDPCVD)的氧化层品质不佳的问题。
本发明金属层间介电层的制造方法，首先是在制作有多个内连导线的半导体基底上，顺应性(conformal)形成一均匀性与附着性佳的薄PE-TEOS。而后，以高密度等离子体化学气相法(HDPCVD)于第一氧化层上形成第二氧化层，并填入该些内连导线间的间隙。最后，再以等离子体增强化学气相沉积法(PECVD)于第二氧化层上形成第三氧化层。
依本发明的制作方法所成形的金属层间介电层，因藉由PE-TEOS技术所沉积之薄膜具有高均匀度与附着性佳的特质，所以除了保有良好的间隙填充能力之外，且可改善高密度等离子体化学气相沉积(HDPCVD)的薄膜品质。
为让本发明之上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图
，作详细说明如下第1A至第1B图显示传统的制作金属层间介电层方法的剖面图。
第2A至第2C图代表本发明实施例所制作的金属层间介电层方法的剖面图。
第3A及3B图分别显示以光学显微镜检验本发明实施例与传统方法所成形的薄膜的照片。图号说明10、50~半导体基底；12、52~金属导线；16~底层氧化物；18~顶层氧化物；54~第一氧化层；56~第二氧化层；58~第三氧化层。
请参阅第2A至2I图，它是本发明的一个实施例，其中，利用现有PE-TEOS技术的高均匀度与附着性佳的特性，改善高密度等离子体化学气相沉积(HDPCVD)的氧化层品质不佳的状况。
首先依据第2A图，本实施例适用于一半导体基底，在基底上可以形成任何所需的半导体组件，如MOS晶体管、电阻、逻辑组件等，但此处为了简化附图起见，仅以平整的基底50表示之。本发明金属层间介电层的制造方法适用于制作有多个内连导线52的半导体基底50，在基底50上之内连导线52，通常可先沉积金属层，再经蚀刻平板印刷工艺(lithography process)和蚀刻技术界定其图案，其材料一般可为钨、铝、铝硅铜合金、铝铜合金、或铜。此外，为了增加附着能力与避免金属扩散，可选择沉积一层阻障层(未显示)，如氮化钛层(TiN)、钽(Ta)、氮化钽(TaN)等。再者，亦可在金属层上选择沉积一抗反射层(未显示)，例如氮化钛层(TiN)。
根据本发明的金属层间介电层的制造方法，首先，进行本发明的关键步骤，在基底上，依照内连导线52与半导体基底的轮廓，形成一顺应性覆盖(conformal)的第一氧化层54。此第一氧化层是以等离子体增强化学气相沉积法(PECVD)在低于400℃下沉积一厚度约400至600埃的氧化层，例如，是以TEOS为反应物所沉积的PE-TEOS氧化层。
其次，请参见第2B图，以高密度等离子体化学气相沉积法(HDPCVD)，于第一氧化层54上形成一厚度约3000至4000埃的第二氧化层56，并填入内连导线52间的间隙。例如，使用氧气(O2)和硅甲烷(SiH4)当作反应物，以形成一氧化硅层56。
之后，请参见第2C图，全面性形成一厚度约6000至7000埃的第三氧化层56以覆盖第二氧化层54，可利用等离子体增强化学气相沉积法(PECVD)来沉积，例如是以TEOS为主反应物的PE-TEOS氧化层或是SiH4为主反应物所沉积的PE-SiH4氧化层，以形成一氧化硅顶层58，与底下的第二氧化层56、第一氧化层54共同构成一金属层间介电层。之后，以化学机械研磨法(CMP)将顶层氧化物平坦化后，便可继续进行后续的金属化工艺。藉由OP-2000厚度量测仪比较本发明实施例与传统制法所成形的薄膜均匀度，其结果如表1所示表1样品厚度最大厚度均匀度％差PE-TEOS 500埃 +HDPCVD 3500 39482863.62埃HDPCVD 4000埃 39844145.20由表1的测试结果可知本发明实施例所成形的薄膜，其均匀度为3.62％，较优于传统制法的5.20％(均匀度％＝(最大厚度-最小厚度)/(厚度×2))。
藉由光学显微镜及KLA缺陷检验仪检验本发明实施例与传统制法所成形的薄膜，其结果显示在第3图与表2。第3A及3B图系分别显示以光学显微镜检验本发明实施例与传统制法所成形的薄膜的照片。表2样品第一次 第二次PE-TEOS 500 埃+HDPCVD 883500埃HDPCVD 4000 127 150由第3图与表2所显示结果可知本发明实施例所成形的薄膜，可大幅降低HDPCVD所成形薄膜的剥落情况，使得颗粒数量由百余颗减少至数颗。
综上所述，本发明的制作方法除了保有良好的间隙填充能力之外，藉由PE-TEOS技术的高均匀度与附着性佳的特性，可以改善高密度等离子体化学气相沉积(HDPCVD)薄膜的品质。
虽然本发明已以较佳实施例揭露如上，单并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可作各种之更动与润饰，因此本发明的保护范围当视权利要求书并结合说明书和附图的范围所界定者为准。
权利要求
1.一种金属层间介电层的制造方法，适用于制作有多条内连导线的半导体基底上，该制造方法包括下列步骤于上述半导体基底与内连导线上，形成一顺应性覆盖(conformal)的第一氧化层；以高密度等离子体化学气相沉积法(HDPCVD)于该第一氧化层上形成第二氧化层；以及于该第二氧化层上形成第三氧化层。
2.如权利要求1所述的方法，其特征在于该第一氧化层为等离子体增强化学气相沉积法(PECVD)所形成的氧化层。
3.如权利要求1所述的方法，其特征在于该第一氧化层的厚度约400至600埃。
4.如权利要求1所述的方法，其特征在于该第二氧化层的厚度约3000至4000埃。
5.如权利要求1所述的方法，其特征在于该第三氧化层为等离子体增强化学气相沉积法(PECVD)所形成的氧化层。
6.如权利要求1所述的方法，其特征在于该第三氧化层的厚度约6000至7000埃。
7.如权利要求1所述的方法，其特征在于还包括将第三氧化层平坦化。
8.如权利要求1所述的方法，其特征在于该些金属内连导线的材料选自钨、铝、铝硅铜合金、铝铜合金、及铜。
9.一种金属层间介电层的制造方法，适用于制作有多条内连导线的半导体基底上，该制造方法包括下列步骤于上述半导体基底与内连导线上，形成一顺应性覆盖(conformal)的第一氧化层；以高密度等离子体化学气相沉积法(HDPCVD)于该第一氧化层上形成第二氧化层；以及于该第二氧化层上形成第三氧化层；以及以化学机械研磨法将第三氧化层平坦化。
10.如权利要求9所述的方法，其特征在于该第一氧化层为等离子体增强化学气相沉积法(PECVD)所形成的氧化层。
11.如权利要求9所述的方法，其特征在于该第一氧化层厚度约400至600埃。
12.如权利要求9所述的方法，其特征在于该第二氧化层的厚度约3000至4000埃。
13.如权利要求9所述的方法，其特征在于该第三氧化层为等离子体增强化学气相沉积法(PECVD)所形成的氧化层。
14.如权利要求9所述的方法，其特征在于该第三氧化层的厚度约6000至7000埃。
15.如权利要求9所述的方法，其特征在于该些金属内连导线的材料选自钨、铝、铝硅铜合金、铝铜合金、及铜。
全文摘要
本发明披露一种可改善高密度等离子体化学气相沉积法所成形的金属层间介电层均匀度控制不佳的情况的制造方法,首先是在制作有多个内连导线的半导体基底上,顺应性形成一均匀性与附着性佳的薄PE－TEOS。而后,以高密度等离子体化学气相法于第一氧化层上形成第二氧化层,并填入那些内连导线间的间隙。最后,再以等离子体增强化学气相沉积法于第二氧化层上形成第三氧化层。根据本发明的方法,不仅可达到极佳的间隙填充效果,可改善介电层品质不佳的情形。
文档编号H01L21/02GK1377062SQ01110119
公开日2002年10月30日 申请日期2001年3月27日 优先权日2001年3月27日
发明者施泓林, 朱赞锜, 阮仲杰 申请人:华邦电子股份有限公司