专利名称：半导体晶片的半导体结构及其形成方法
技术领域：
本发明有关于一种半导体元件，特别有关于双栅极MOS(金属氧化物半导体)元件。
背景技术：
双栅极MOS元件近年来引起高度的关注，因其具有减少短沟道效应的能力。未来十年MOS元件尺寸将会持续缩小。随着元件尺寸的降低，平面元件的物理限制将会到达极限，因此短沟道效应将会成为一个问题。对于次50nm元件而言，双栅极元件为解决短沟道效应中最具前景的一种设计，因此近年来双栅极结构吸引了众人的目光。在双栅极元件中，两个通以偏压的栅极平行排列，在两侧硅层上形成反转沟道，若硅层的厚度够薄，则两反转沟道可互相重叠。漏极至源极的电场渗透效应将会降低，也降低了短沟道效应。
双栅极MOS元件具有三种不同的设计，在第一种设计中，沟道及电流在晶圆的平面上，因此一栅极在沟道平面之上，另一栅极在沟道平面下。第二种布局方式就是所谓的鳍式场效晶体管(FinFET)，其中硅沟道垂直于晶圆表面，但电流仍然在晶圆平面上。第三种布局方式，如同鳍式场效晶体管一样具有一厚度数十纳米的硅隆起，也就是形成晶体管的主动区域，在此布局中，电流垂直晶圆表面。
图1显示传统具有一种栅极上下分布的双栅极结构，包括源极及漏极8、一顶部栅极2、一底部栅极4及一沟道6。沟道形成在顶部栅极2与底部栅极4之间且以一氧化物分开。这种双栅极元件需要复杂的制程，包括用来形成双栅极结构的外延。在一种传统的制造方法中，先形成埋层氧化物3，再形成一凹处，用来形成后续的沟道6及源极及漏极区域8，接着以一硅晶种外延成长沟道6、源极及漏极8。传统的双栅极元件及制造方法的缺点包括制造方法复杂且成本高昂，沟道厚度一般约10nm，因此很难以传统的方法来达到所需的驱动电压(threshold voltage)。当底部栅极电压很高时，例如约2.5V，传统的双栅极元件会变的缓慢，这严重的限制了元件效能的提升。
通过调整底部电压可使双栅极元件作不同的应用，例如，当需要高效能元件时，将底部栅极施以一较高的电压，可得效能提高的元件，但会造成较高的次临界漏电流及较高的能量损耗。当低能量时，例如待命模式，则对底部栅极施以一较低电压，较低电压可使漏电流及能量损耗降低，然而元件速度也跟着降低。
有鉴于其卓越的效能，双栅极元件将是未来半导体产业的主流技术，因此本发明提出一种双栅极元件结构及制造方法。
发明内容
为解决现有技术中的问题，在本发明提出一种双栅极元件结构及其制造方法。其结构包括一厚度约小于30nm的埋层绝缘层，形成在第一基底上；一第二基底，形成在埋层绝缘层上；一垫层，形成在第二基底上；一遮罩层形成在垫层上；一第一沟槽，延伸穿过垫层、第二基底、埋层绝缘层至第一基底。第一沟槽以一第一绝缘材料填满。一第二沟槽，形成在第一绝缘材料中，并以一导电材料填满。一MOS晶体管形成在第二基底上。一底部栅极形成在埋层绝缘层下并自对准于形成在第二基底上的顶部栅极。
本发明具有一非常薄的埋层绝缘层及沟道。极薄的埋层绝缘层不但可改善元件的效能，且具有较小的高低差而不需整平，因此也可简化制程。本发明是通过浅沟槽绝缘形成基底接点，来合并浅沟槽绝缘制程及基底接点制程。底部栅极的驱动电压能有所提升，因此元件效能也能有所提升。
图1显示传统双栅极元件；图2及图2A至图11为本发明较佳实施例制造流程的元件截面图；图12显示双栅极区域及主体区域；图13显示本发明的双栅极元件。
具体实施例方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下图2显示一结构，具有薄埋层绝缘层或较佳为埋层氧化层(BOX)14及第二基底，形成在在第一基底12上，其中第一基底较佳为掺杂硅基底(pre-doped silicon substrate)，可为Ge、SiGe、SiGeC或其他类似材料。以nMOS元件而言，基底12为P型掺杂，对于pMOS元件而言，基底12为n型掺杂，较佳利用高能量布植法。埋层氧化层(Box)较佳为一厚度小于约30nm的热氧化层，其厚度最好介于约10-30nm之间，最佳约20nm。第二基底较佳掺杂硅，也可为其他材料，例如Ge、SiGe、SiGeC或上述材料的组合。第一基底12及第二基底16可为相同材料或不同材料，其中第二基底16的厚度较佳小于约20nm，更好介于约10至20nm之间。
在本发明较佳实施例中，一薄热氧化层形成在第一基底12上。这里薄氧化层也就是最后结构中的埋层氧化层14，其厚度约10nm至30nm。在氧化层14上再形成一第二基底16，以通过此热氧化层14连接第一基底12和第二基底16，以形成SOI(silicon-on-insulator)结构。第二基底16一般较厚，因此会以一化学机械研磨(CMP)制程将第二基底16的厚度降低至约70nm。接着在第二基底16上形成一热氧化层，其厚度取决于热氧化法的温度及时间。热氧化层较佳成长至20nm，接着以蚀刻制程移除。重复热氧化制程及蚀刻步骤至第二基底16形成所需的厚度。经过这些制程后，埋层氧化层14及第二基底16会均匀的覆盖在晶片上。可将埋层氧化层14及第二基底16在双栅极结构中不需要的部分移除。
将本发明与传统双栅极元件的制造方法作一比较，其中埋层氧化层14及第二基底16非常薄，其优点包括元件效能提升，埋层氧化层14及第二基底16的形成只些微增加元件的高度，因此不需要额外的制程来减少高低差。在一晶片上，主动区域可分为两部分，一为双栅极区域13，一为主体区域15，如图2A所示。双栅极元件形成在双栅极区域13中。其他非双栅极元件，例如模拟元件、两极元件、I/O元件及静电放电元件形成在主体区域15。在先前技术中，埋层氧化层14的厚度约100nm。随着第二基底16的形成，其厚度约大于20nm，因此阶梯高度大约高于120nm，会在后续制程中产生例如阶梯覆盖率的问题，因此主体区域15也需要形成与双栅极区域13相同的高度。一般主体区域15会外延成长至与双栅极区域13等高为止。在本发明的较佳实施例中，埋层氧化层14与第二基底16的总厚度T1大抵小于50nm。这种程度的高低差一般不会造成如阶梯覆盖率的问题，因此表面不需作调整，可保留高低差。在一实施例中，在一晶片上，双栅极区域13的全部面积与主体区域的全部面积的比较佳约小于0.5，但上述的比例为晶片的设计考量，端视双栅极元件的数量来决定。
在一较佳实施例中，双栅极区域13覆盖整个晶片，移除部分埋层氧化层14及第二基底16来形成所需的主体区域。在另一实施例中，埋层氧化层14及第二基底16只形成在所需双栅极元件部分。图2显示在第二基底上依序形成垫层18及遮罩层20，较佳以一热氧化制程形成垫层18，其较佳厚度介于30至100nm之间。垫层18用来缓冲第二基底16与遮罩层20以产生较小的应力。垫层18也可在后续形成遮罩层20的过程中当作蚀刻停止层。在较佳实施例中，遮罩层20为以低压化学气相沉积的氮化硅。在其他实施例中，遮罩层20是以硅的热氮化制程、等离子加强化学气相沉积或利用氮氢气以等离子阳极氮化法(plasma anodic nitridation)形成。其较佳厚度在约40至80nm之间。
以一非等向性蚀刻制程蚀刻穿过遮罩层20、垫层18、第二基底16埋层氧化层14至第一基底14中形成一沟槽22，如图3所示。沟槽22的宽度W较佳在约60至220nm之间。沟槽22延伸部分的深度D1较佳大于约10nm。在第二基底16的顶部表面与沟槽22的底部表面具有一高度差D2小于约50nm。沟槽22可用来分隔P型阱及N型阱以及nMOS元件及pMOS元件。可通过阱区来分隔沟槽22与另一沟槽，其中较佳以P型阱区来分隔两沟槽。
图4显示以高密度等离子制程将沟槽22填满，较佳的填充材料为氧化硅，但也可以其他材料，例如以氮氧化硅来填充。接着以一化学机械研磨制程将额外的高密度等离子材料24及结构移除，如图5所示。高密度等离子材料24剩下的部分形成一浅沟槽绝缘(STI)26。图6显示选择性的移除遮罩层20以及露出垫层18。此时浅沟槽绝缘较垫层高。然而通过后续制程步骤中的清除制程使浅沟槽绝缘26的高度降低。
图7显示在浅沟槽绝缘26中形成一沟槽28。沟槽28的宽度较佳在约40至200nm之间，沟槽28是以一非等向性蚀刻穿过浅沟槽绝缘26。该蚀刻制程较佳具有高度选择性，蚀刻形成沟槽28并停止在第一基底12。将导电层30填满沟槽28并覆盖整个结构，如图8所示。导电层30可为多晶硅层、钨层或其他已知的导电材料，用来连接下面基底12。导电层30也可包含两种材料以上或复合材料。其中较佳以多晶硅填满沟槽28并覆盖全部结构，如图8所示。导电层30可以化学气相沉积或其他已知的方法形成。接着将导电层30回蚀刻，回蚀刻后剩余的导电材料当作基底接点32。最终结构如图9所示，由于基底接点32电性连结至底部栅极，其较佳为掺杂材料使阻抗降低。可透过基底接点32施以一电压至底部栅极。基底接点32的形成可结合后续用来连接金属与元件的接触插塞。在本发明的实施例中，接触插塞开口及基底接点32可为相同的材料，其中较佳为钨。
在本发明的较佳实施例中，浅沟槽绝缘26制程及基底接点32制程，可整合在同一制程中同时形成。
埋层氧化层14及浅沟槽绝缘26定义出一SOI结构。MOS元件接着形成在SOI结构上，在此提出一形成MOS元件的较佳实施例。先将垫层18移除，在第二基底16上形成一栅极介电层34。栅极介电层34可通过热氧化法或其他方法形成。在栅极介电层34上形成一栅极36。栅极36较佳为多晶硅，也可为金属或金属化合物，其中包括钛、钨、钴、铝、镍或上述合金的组合。栅极介电层34及栅极36经图案化形成栅极结构。在栅极介电层34下的第二基底16成为晶体管的沟道。由于第二基底16的厚度约小于20nm，因此沟道的厚度也小于约20nm。
图10显示一对间隙壁38沿着栅极介电层34及栅极36的侧壁形成。间隙壁38用来当作后续形成源极及漏极的自对准遮罩。间隙壁38可以现有技术如全面性或选择性沉积方式的在第二基底16及栅极36上沉积一介电层，接着以一非等向性蚀刻移除水平表面的介电层留下间隙壁38。在一较佳实施例中，在间隙壁37侧边第二基底16内的掺杂区域，可用来形成部分或全部晶体管源极及漏极区域40，在其他实施例中，也可以其他方式来形成源极及漏极40，然而至少部分源极及漏极40较佳形成在第二基底16中，在源极及漏极40间剩下的基底16成为双栅极元件中的沟道41。
图11显示硅化物42及蚀刻停止层44的形成。硅化物42形成在源极及漏极区域40之上，且较佳也形成在栅极36之上。在一较佳实施例中，硅化物42可为一金属硅化物，其形成方式首先沉积一薄金属层如钛、钴、镍、钨或类似金属，在包括如源极及漏极40的露出表面及栅极36等元件之上，接着将上述元件加热，在金属与硅连接处产生硅化反应，完成反应后会在硅与金属层之间形成一金属硅化物层。而未反应的金属则以一高选择性的蚀刻剂移除以避免伤害到硅化物、氧化硅及硅基底。
接着在元件上沉积一顺应性的蚀刻停止层44，其沉积方法为低压化学气相沉积，而其他化学气相沉积法如等离子加强化学气相沉积以及热化学气相沉积也可用来沉积蚀刻停止层44。蚀刻停止层44为一介电材料，其材料选择不只需要考量其介电特性，也必须考虑其提供应力于沟道41的能力。经应力应变的沟道可改善双栅极元件的效能。
如图11所示，一层间介电层(ILD)接着沉积在先前步骤所形成的结构上。层间介电层46较佳为一低介电常数的材料或二氧化硅，其沉积方法包括TEOS氧化法、化学气相沉积、等离子加强化学气相沉积、低压化学气相沉积或其他已知的沉积技术。层间介电层46在晶体管及覆盖其上的金属导线间提供一绝缘层。可在层间介电层46上形成一光致抗蚀剂材料(未显示)并图案化来形成接点开口，用来连接至源极及漏极40、栅极36及基底接点32。将层间介电层46露出的部分移除，以在层间介电层46中形成接点开口。在蚀刻层间介电层46时蚀刻停止层用来保护下层的硅化物42，接着将蚀刻停止层44在接触开口中露出的部分移除。由于蚀刻停止层44相对于层间介电层46而言相当薄，因此制程控制及蚀刻终点的侦测需要非常精确的掌握，需降低蚀穿至硅化物42的可能性。
图11也显示了在接点开口中形成金属插塞47及48后的元件结构。用来连接双栅极结构与金属层的金属插塞材料包括钨、铝、铜或其他已知可取代的金属材料。金属插塞48也可为一复合结构，包括阻障物及粘结层如钛/氮化钛、氮化钽或其他材料。
依上述即完成一双栅极元件。在栅极36下第一基底中的半导体材料形成一底部栅极50，其中栅极36也就是所谓的顶部栅极。由于底部栅极50不需额外制程即可自对准于顶部栅极36，因此称之为自对准双栅极。顶部栅极36可透过金属插塞48来控制。底部栅极50可透过金属插塞49及基底接点32来控制。
图11所显示的元件较佳形成在双栅极区域13，非双栅极元件可形成在主体区域15。双栅极区域13内的元件及主体区域15内的元件可一起制作，以降低生产成本。图12显示一具有双栅极区域13及主体区域15的晶片。在一较佳实施例中，在埋层氧化层14上的MOS晶体管60与在主体区域上的MOS晶体管62是同时形成。
上述步骤中形成在埋层氧化层14中的元件可为一nMOS元件或一pMOS元件。图13显示nMOS元件及一pMOS元件。其中符号下标1及2用来区别图13中左边及右边，虽然在实际制程上两者可能是同时形成第二基底161及162分别较佳大抵小于第一基底121及122，而面积的比例较佳约小于0.5。在第二基底161上的nMOS元件96下部较佳具有一如第一基底中的P型阱区域121，在第二基底上162的pMOS元件的下部较佳具有一N型阱区域122。绝缘区域72、74及76定义出第二基底161、162及埋层氧化层141、142的边界。绝缘区域72、74及76较佳为浅沟槽绝缘(STI)。第一基底接点82及第二基底接点84分别形成在第一绝缘区域72及第三绝缘区域76。基底接点82及84分别透过接触插塞92及94连接至金属层(M1)。nMOS元件96及pMOS元件98通过第二沟槽74绝缘。绝缘区域72、74及76可具有相同的深度或不同的深度，绝缘区域74延伸至对应的第一基底121及122中深T3约大于10nm，因此有效的隔绝左右两边。
类同于图12所示，图13的结构也可与主体区域整合。由于第一基底12与第二基底16顶部表面的高度差T1，因此在主体区域15中绝缘区域72及76的顶部表面与第一基底12的顶部表面也具有一阶梯高度差。
在本发明的较佳实施例中具有一非常薄的埋层氧化层14及一薄沟道41，因此第一基底与第二基底间较小的高低差不需通过额外的制程将其整平，可有效的简化制程，除此之外，元件效能也有所改善。在本发明较佳实施例中，通过在浅沟槽绝缘中形成基底接点来结合浅沟槽绝缘及基底接触。在元件失效前，底部栅极的驱动电压可提升至约1.8V，因此元件效能更进一步的获得改善。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下顶部栅极2底部栅极4沟道6源极及漏极8第一基底12、121、122双栅极区域13埋层绝缘层14、141、142主体区域15第二基底16、161、162
浅沟槽绝缘26导电层30基底接点32栅极介电层34栅极36间隙壁38源极或漏极40硅化物层42蚀刻停止层44层间介电层46金属插塞47、48、49底部栅极50MOS晶体管60、62绝缘区域72、74、76基底接点82、84接触插塞92、94nMOS元件96pMOS元件98金属层M权利要求
1.一种半导体结构，所述半导体结构包括一第一基底，该第一基底上具有一厚度小于30nm的埋层绝缘层；一第二基底，形成在该埋层绝缘层上；一第一绝缘区域，延伸穿过该第二基底、该埋层绝缘层以及部分该第一基底；以及一基底接点，形成在该第一绝缘区域中。
2.根据权利要求1所述的半导体结构，其特征在于，该第一绝缘区域延伸至该埋层绝缘层下超过10nm。
3.根据权利要求1所述的半导体结构，其特征在于，更包括一主体区域，其中该埋层绝缘层与该第二基底未延伸至该主体区域上。
4.根据权利要求3所述的半导体结构，其特征在于，该第二基底的顶部表面具有一高于该主体区域的顶部表面的高低差。
5.根据权利要求3所述的半导体结构，其特征在于，该主体区域中更包括一金属氧化物半导体结构，其中该金属氧化物半导体结构包括一栅极介电层于该第一基底上；一栅极于该栅极介电层上；一对间隙壁，形成在该栅极与该栅极介电层的两侧壁上；以及一源极及一漏极区域，分别沿着该间隙壁形成。
6.根据权利要求1所述的半导体结构，其特征在于，该基底接点以至少一导电材料将该第一基底电性连接至一金属层。
7.根据权利要求1所述的半导体结构，其特征在于，更包括一栅极介电层，形成在该第二基底上；一栅极，形成在该栅极介电层上；一对间隙壁，形成在该栅极及该栅极介电层两侧壁上；以及一漏极及一源极区域，在第二基底中分别沿着该间隙壁形成。
8.根据权利要求1所述的半导体结构，其特征在于，该第一基底上更包括一主体区域，以及一第三绝缘区域形成在该主体区域，其中该埋层绝缘层与该第二基底未延伸至该主体区域上，以及其中该第一及第三绝缘区域的顶部表面具有一高低差。
9.根据权利要求1所述的半导体结构，其特征在于，该第二基底的厚度约小于20nm。
10.一种半导体结构的形成方法，包括下列步骤在一第一基底上形成一埋层绝缘层，其中该埋层绝缘层的厚度约小于30nm；在该埋层绝缘层上形成一第二基底；在该第二基底上形成一遮罩层；形成一第一沟槽，延伸穿过该第二基底、该埋层绝缘层至该第一基底中；以一第一绝缘材料将该第一沟槽填满；移除该绝缘材料及该遮罩层多余的部分；在该第一绝缘材料中形成一第二沟槽，其中该第二沟槽露出该第二基底；以及以一导电材料将该第二沟槽填满并移除该导电材料多余部分。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，更包括在该第二基底上形成一栅极介电层；在该栅极介电层上形成一栅极；在该栅极介电层与该栅极的侧壁上形成一对间隙壁；在第二基底中该对间隙壁的两侧分别形成一源极及一漏极区域。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，更包括在该第二基底上形成一第一栅极介电层，同时在一主体区域的该第一基底上形成一第二栅极介电层，其中该埋层绝缘层及该第二基底未延伸至该主体区域之上；在该第一栅极介电层上形成一第一栅极，同时在该第二栅极介电层上形成一第二栅极；在该第一栅极介电层与该第一栅极的两侧壁上形成一对第一间隙壁，同时在该第二栅极介电层与该第二栅极的两侧壁上形成一对第二间隙壁；以及在第二基底中该对第一间隙壁的两侧分别形成一源极及一漏极区域，同时在第一基底中该对第二间隙壁的两侧分别形成一源极及一漏极区域。
13.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成该埋层绝缘层及该第二基底的方法，包括下列步骤将该第一基底加热氧化形成一第一热氧化层；以该第一热氧化层连接该第一基底与该第二基底；将该第二基底进行化学机械研磨；将该第二基底加热氧化形成一第二热氧化层；以及移除该第二热氧化层。
14.一种半导体晶片，所述半导体晶片包括一双栅极区域，包括一双栅极结构，包括一第一基底，具有一厚度大抵约小于30nm的埋层绝缘层；一第二基底，形成在该埋层绝缘层之上；一第一绝缘区域，穿过该第二基底、该埋层绝缘层至该第一基底中；以及一基底接点，形成在该第一绝缘区域中。
15.根据权利要求14所述的半导体晶片，其特征在于，更包括多个不含该双栅极结构的主体区域，其中该双栅极区域的面积与该主体区域的面积的比例大抵约小于0.5。
16.根据权利要求14所述的半导体晶片，其特征在于，更包括在多个该双栅极区域中的多个该双栅极结构；多个不包括该双栅极结构的主体区域；以及在该半导体晶片上该双栅极区域的总面积与该主体区域的总面积的比例大抵约小于0.5。
全文摘要
本发明提供一种半导体晶片的半导体结构及其形成方法，具体涉及一种形成双栅极结构的方法，在一第一基底上形成一厚度小于30nm的埋层绝缘层；在埋层绝缘层上形成一第二基底；在第二基底上形成一垫层；在垫层上形成一遮罩层；形成一第一沟槽，延伸穿过垫层、第二基底、埋层绝缘层至第一基底中；以一绝缘材料将第一沟槽填满；以一导电材料将绝缘材料中的第二沟槽填满；在第二基底上形成一MOS晶体管。在埋层绝缘层下形成一底部栅极，且自对准于形成在第二基底上的顶部栅极。
文档编号H01L21/768GK1797762SQ20051012842
公开日2006年7月5日 申请日期2005年11月24日 优先权日2004年11月24日
发明者陈豪育, 徐祖望, 彭宝庆, 杨富量 申请人:中国台湾积体电路制造股份有限公司