晶片封装体及其制造方法、半导体电镀系统的制作方法
【专利摘要】一种晶片封装体及其制造方法、半导体电镀系统，该晶片封装体包含晶片、绝缘层与重布线层。晶片具有基底、焊垫与保护层。基底具有相对的第一表面与第二表面。保护层位于第一表面上。焊垫位于保护层中。基底具有穿孔，保护层具有凹孔，使焊垫从凹孔与穿孔裸露。绝缘层位于第二表面、穿孔的壁面与凹孔的壁面上。重布线层包含连接部与无源元件部。连接部位于绝缘层上，且电性接触焊垫。无源元件部位于第二表面的绝缘层上，且无源元件部的一端连接在第二表面上的连接部。本发明不仅可节省大量的组装时间，且能降低已知电感元件的成本，还可提升设计上的便利性。
【专利说明】
晶片封装体及其制造方法、半导体电镀系统
技术领域
[0001]本发明是有关一种晶片封装体、一种晶片封装体的制造方法与一种半导体电镀系统。
【背景技术】
[0002]已知的射频感测器(RF sensor)包含晶片封装体与无源元件，其中无源元件例如电感元件(inductor)。晶片封装体作为有源元件。晶片封装体与电感元件均设置于电路板上，且电感元件位于晶片封装体外。
[0003]也就是说，当晶片封装体制作完成后，还需在电路板设置独立的电感元件才可让射频感测器正常工作。如此一来，射频感测器会花费大量的组装时间，且电感元件的成本难以降低。此外，电路板还需预留安装电感元件的空间与线路，造成设计上的不便。
【发明内容】
[0004]本发明的一技术态样为一种晶片封装体。
[0005]根据本发明一实施方式，一种晶片封装体包含晶片、绝缘层与重布线层。晶片具有基底、焊垫与保护层。基底具有相对的第一表面与第二表面。保护层位于第一表面上。焊垫位于保护层中。基底具有穿孔，保护层具有凹孔，使焊垫从凹孔与穿孔裸露。绝缘层位于第二表面、穿孔的壁面与凹孔的壁面上。重布线层包含连接部与无源元件部。连接部位于绝缘层上，且电性接触焊垫。无源元件部位于第二表面的绝缘层上，且无源元件部的一端连接在第二表面上的连接部。
[0006]本发明的一技术态样为一种晶片封装体的制造方法。
[0007]根据本发明一实施方式，一种晶片封装体的制造方法包含下列步骤:使用暂时粘着层将载体贴附于晶圆上，其中晶圆具有基底、焊垫与保护层，基底具有相对的第一表面与第二表面，保护层位于第一表面上，焊垫位于该保护层中；蚀刻基底的第二表面，使基底形成穿孔。蚀刻穿孔中的保护层，使保护层形成凹孔，且焊垫从凹孔与该穿孔裸露。形成绝缘层于第二表面、穿孔的壁面与凹孔的壁面上；形成重布线层于绝缘层上与焊垫上；以及图案化重布线层，使重布线层同步形成连接部与无源元件部，连接部位于绝缘层上且电性接触焊垫，无源元件部位于第二表面的绝缘层上，且无源元件部的一端连接在第二表面上的连接部。
[0008]在本发明上述实施方式中，由于晶片封装体的重布线层具有无源元件部，因此晶片封装体除了具有有源元件的功能外，还具有无源元件的功能。举例来说，无源元件部可作为晶片封装体的电感元件。当图案化重布线层时，无源元件部与连接部会同步形成，使无源元件部形成于基底第二表面的绝缘层上，因此可节省制作无源元件部的时间。本发明的晶片封装体可作为射频感测器，不需已知独立的电感元件便具有电感元件的功能。如此一来，晶片封装体不仅可节省大量的组装时间，且能降低已知电感元件的成本。此外，设置晶片封装体的电路板不需预留安装已知电感元件的空间与线路，可提升设计上的便利性。
[0009]本发明的一技术态样为一种半导体电镀系统。
[0010]根据本发明一实施方式，一种半导体电镀系统包含导电环与至少一导电装置。导电环用以承载晶圆。导电环具有至少二接点。晶圆具有相对的第一表面与第二表面。绝缘层位于第二表面上。导电装置的两端分别连接于导电环的两接点。当导电环浸泡于电镀液中且通电后，绝缘层上形成待图案化的重布线层。导电装置用以将流经两接点中的一个接点的部分电流传输至两接点中的另一接点。
[0011]本发明的一技术态样为一种半导体电镀系统。
[0012]根据本发明一实施方式，一种半导体电镀系统包含导电环与至少一导电件。导电环用以承载晶圆。导电环具有环状轨道。晶圆具有相对的第一表面与第二表面。绝缘层位于第二表面上。导电件的两端各具有接点。接点分别可移动地连接于导电环的环状轨道，且导电件与部分的导电环重叠。当导电环浸泡于电镀液中且通电后，绝缘层上形成待图案化的重布线层。导电件用以将流经两接点中的一个接点的部分电流传输至两接点中的另一接点。
【附图说明】
[0013]图1绘示根据本发明一实施方式的晶片封装体的剖面图。
[0014]图2绘示图1的晶片封装体的重布线层的线路布局示意图。
[0015]图3绘示根据本发明一实施方式的晶片封装体的制造方法的流程图。
[0016]图4绘示根据本发明一实施方式的晶圆被载体贴附后的剖面图。
[0017]图5绘示图4的基底研磨后的剖面图。
[0018]图6绘示图5的基底形成穿孔后的剖面图。
[0019]图7绘示图6的保护层形成凹孔后的剖面图。
[0020]图8绘示图7的第二表面、穿孔的壁面与凹孔的壁面形成绝缘层后的剖面图。
[0021]图9绘示图8的绝缘层与焊垫形成重布线层后的剖面图。
[0022]图10绘示图9的重布线层形成导电结构后的剖面图。
[0023]图1lA绘示根据本发明一实施方式的晶片封装体的剖面图。
[0024]图1lB绘示图1lA的晶片封装体的重布线层的线路布局示意图。
[0025]图12A绘示根据本发明一实施方式的晶片封装体的剖面图。
[0026]图12B绘示图12A的晶片封装体的重布线层的线路布局示意图。
[0027]图12C绘示图12B的另一实施方式。
[0028]图13绘示根据本发明一实施方式的晶片封装体的剖面图。
[0029]图14绘示根据本发明一实施方式的晶片封装体的剖面图。
[0030]图15绘示根据本发明一实施方式的半导体电镀系统的操作方法的流程图。
[0031]图16绘示根据本发明一实施方式的半导体电镀系统的俯视图。
[0032]图17绘示图16的半导体电镀系统沿线段17-17的剖面图。
[0033]图18绘示图8的绝缘层经图16的半导体电镀系统形成待图案化的重布线层后的剖面图。
[0034]图19绘示根据本发明一实施方式的半导体电镀系统的俯视图。
[0035]图20绘示根据本发明一实施方式的半导体电镀系统的操作方法的流程图。
[0036]图21绘示根据本发明一实施方式的半导体电镀系统的俯视图。
[0037]其中，附图中符号的简单说明如下:
[0038]100?10d:晶片封装体；110:晶片；I 1a:晶圆；111:第一表面；112:基底；113:第二表面；114:焊垫;114a:焊垫;115:穿孔;116:保护层；117:凹孔;118:开口 ;119:表面；120:绝缘层；130:重布线层；132:连接部；134:无源元件部；140:阻隔层；140a:阻隔层；142:开口 ；142a:开口 ；150:导电结构；160:空穴；170:磁性元件；180:导电层;17_17:线段；202:暂时粘着层；204:载体；300、300a、300b:半导体电镀系统;302:导线;310、310a:导电环；311:容置空间；312:顶面；313:环状轨道；314:壁面；316:支撑面；318a?318g:接点;320、320a、320b:导电装置;322、322a、322b:一端;324、324a、324b:一端；330:导电件；332:一端；334:一端；D1?D2:厚度;D3、D4:方向;L_L:线段；L1:导线；S1?S6:步骤；Sla?S4a:步骤；Slb?S4b:步骤。
【具体实施方式】
[0039]以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
[0040]图1绘示根据本发明一实施方式的晶片封装体100的剖面图。图2绘示图1的晶片封装体100的重布线层130的线路布局示意图。同时参阅图1与图2，晶片封装体100包含晶片110、绝缘层120与重布线层130 (Redistribut1n Layer ；RDL)。晶片110具有基底112、焊垫114与保护层116。基底112具有相对的第一表面111与第二表面113。保护层116位于第一表面111上。焊垫114位于保护层116中。基底112具有穿孔115，且保护层116具有凹孔117，使得焊垫114可从凹孔117与穿孔115裸露。绝缘层120位于第二表面113、穿孔115的壁面与凹孔117的壁面上。重布线层130包含连接部132与无源元件部134。连接部132位于绝缘层120上且电性接触焊垫114。无源元件部134位于第二表面113的绝缘层120上，且无源元件部134的一端连接在第二表面113上的连接部132。
[0041]在本实施方式中，晶片封装体100可以为射频感测器(RF sensor)，但并不用以限制本发明。基底112的材质可以包含娃。保护层116可包含内层介电层(ILD)、内金属介电层(IMD)与钝化层(passivat1n layer)。重布线层130的材质可以包含招或铜，可先采用物理气相沉积(PVD)或电镀的方式覆盖绝缘层120与焊垫114后，再利用图案化制程使重布线层130同步形成连接部132与无源元件部134。图案化制程可包含曝光、显影与蚀刻等光微影技术。
[0042]由于晶片封装体100的重布线层130具有无源元件部134，因此晶片封装体100除了具有有源元件的功能外，还具有无源元件的功能。举例来说，无源元件部134可作为晶片封装体100的电感元件(inductor)。本发明的晶片封装体100不需已知独立的电感元件便具有电感元件的功能。如此一来，晶片封装体100不仅可节省大量的组装时间，且能降低已知电感元件的成本。
[0043]当图案化重布线层130时，无源元件部134与连接部132会同步形成，使无源元件部134形成于基底112第二表面113的绝缘层120上，因此可节省制作无源元件部134的时间。此外，设置晶片封装体100的电路板不需预留安装已知电感元件的空间与线路，可提升设计上的便利性。
[0044]在本实施方式中，无源元件部134的形状为U形，但并不此为限。设计者可依实际需求设计重布线层130的线路布局，使无源元件部134具有其他形状。
[0045]晶片封装体100还包含阻隔层140与导电结构150。阻隔层140位于重布线层130上与第二表面113的绝缘层120上。阻隔层140具有开口 142，使连接部132裸露。导电结构150位于阻隔层140的开口 142中的连接部132上，使导电结构150可通过重布线层130的连接部132电性连接焊垫114。导电结构150可以球栅阵列(BGA)的锡球或导电凸块。此外，晶片封装体100还可选择性具有空穴160。空穴160位于阻隔层140与穿孔115中的连接部132之间。
[0046]在以下叙述中，将说明晶片封装体100的制造方法。
[0047]图3绘示根据本发明一实施方式的晶片封装体的制造方法的流程图。晶片封装体的制造方法包含下列步骤。在步骤SI中，使用暂时粘着层将载体贴附于晶圆上，其中晶圆具有基底、焊垫与保护层，基底具有相对的第一表面与第二表面，保护层位于第一表面上，焊垫位于该保护层中。接着在步骤S2中，蚀刻基底的第二表面，使基底形成穿孔。之后在步骤S3中，蚀刻穿孔中的保护层，使保护层形成凹孔，且焊垫从凹孔与该穿孔裸露。接着在步骤S4中，形成绝缘层于第二表面、穿孔的壁面与凹孔的壁面上。之后在步骤S5中，形成重布线层于绝缘层上与焊垫上。最后在步骤S6中，图案化重布线层，使重布线层同步形成连接部与无源元件部，连接部位于绝缘层上且电性接触焊垫，无源元件部位于第二表面的绝缘层上，且无源元件部的一端连接在第二表面上的连接部。在以下叙述中，将说明上述步骤。
[0048]图4绘示根据本发明一实施方式的晶圆IlOa被载体204贴附后的剖面图。图5绘不图4的基底112研磨后的#1』面图。在以下叙述中，晶圆IlOa意指图1的晶片110尚未经切割制程的半导体结构。晶圆IlOa具有基底112、焊垫114与保护层116。同时参阅图4与图5，首先，可使用暂时粘着层202将载体204贴附于晶圆IlOa上。载体204的材质可包含玻璃，用以提供晶圆IlOa支撑强度。接着，可研磨基底112的第二表面113，使基底112的厚度Dl减薄至厚度D2。
[0049]图6绘示图5的基底112形成穿孔115后的剖面图。图7绘示图6的保护层116形成凹孔117后的剖面图。同时参阅图6与图7，待基底112减薄后，可蚀刻基底112的第二表面113，使基底112形成对齐焊垫114的穿孔115。接着，可蚀刻穿孔115中的保护层116，使保护层116形成对齐焊垫114的凹孔117。如此一来，焊垫114便可从凹孔117与穿孔115裸露。
[0050]图8绘示图7的第二表面113、穿孔115的壁面与凹孔117的壁面形成绝缘层120后的剖面图。图9绘示图8的绝缘层120与焊垫114形成重布线层130后的剖面图。同时参阅图8与图9，待焊垫114从凹孔117与穿孔115裸露后，可于基底112的第二表面113、穿孔115的壁面与凹孔117的壁面上形成绝缘层120。绝缘层120可经由图案化制程形成，使至少部分的焊垫114未被绝缘层120覆盖。
[0051]待绝缘层120形成后，可于绝缘层120上与焊垫114上形成重布线层130。接着，图案化重布线层130，使重布线层130同步形成连接部132与无源元件部134。其中，连接部132位于绝缘层120上且电性接触焊垫114。无源元件部134位于第二表面113的绝缘层120上，且无源元件部134的一端连接在第二表面113上的连接部132。
[0052]图10绘示图9的重布线层130形成导电结构150后的剖面图。同时参阅图9与图10，待重布线层130经图案化形成连接部132与无源元件部134后，可于重布线层130上与第二表面113的绝缘层120上形成阻隔层140。接着，图案化阻隔层140以形成开口 142，使重布线层130的连接部132从开口 142裸露。之后，便可于阻隔层140的开口 142中的连接部132上形成导电结构150，使导电结构150经由连接部132电性连接焊垫114。
[0053]待导电结构150形成后，可沿线段L-L切割载体204、晶圆110a、绝缘层120与阻隔层140。接着，可将暂时粘着层202照射紫外光、提高温度或浸泡于化学液体中，以去除暂时粘着层202的黏性。如此一来，便可移除载体204，以形成图1的晶片封装体100。
[0054]在以下叙述中，已叙述过的元件连接关系与材料将不再重复赘述，仅叙述其他型式的晶片封装体。
[0055]图1lA绘示根据本发明一实施方式的晶片封装体10a的剖面图。图1lB绘示图1lA的晶片封装体10a的重布线层130的线路布局示意图。同时参阅图1lA与图11B，晶片封装体10a包含晶片110、绝缘层120与重布线层130。重布线层130包含连接部132与无源元件部134。与图1、图2实施方式不同的地方在于:无源元件部134的形状为平面螺旋状。晶片110具有位于保护层116中的导线LI，且导线LI连接焊垫114与相邻的另一焊垫114。
[0056]图12A绘示根据本发明一实施方式的晶片封装体10b的剖面图。图12B绘示图12A的晶片封装体10b的重布线层130的线路布局示意图。同时参阅图12A与图12B，晶片封装体10b包含晶片110、绝缘层120与重布线层130。重布线层130包含连接部132与无源元件部134。与图1、图2实施方式不同的地方在于:无源元件部134的形状为立体螺旋状。也就是说，无源元件部134的位置并非在同一水平面上。
[0057]图12C绘示图12B的另一实施方式。同时参阅图12A与图12C，晶片封装体10b包含晶片110、绝缘层120与重布线层130。重布线层130包含连接部132与无源元件部134。与图12B实施方式不同的地方在于:晶片110还包含磁性元件170，且磁性元件170由重布线层130的无源元件部134环绕。在本实施方式中，磁性元件170可提高晶片封装体10b 的感值(inductance value) ο
[0058]图13绘示根据本发明一实施方式的晶片封装体10c的剖面图。晶片封装体10c包含晶片110、绝缘层120与重布线层130。重布线层130包含连接部132与无源元件部134。晶片110具有第一焊垫114。与图1实施方式不同的地方在于:晶片110还包含第二焊垫114a。第二焊垫114a位于保护层116中，且第一焊垫114位于第二焊垫114a与基底112之间。此外，保护层116具有开口 118，使第二焊垫114a裸露。导电结构150位于保护层116的开口 118中的第二焊垫114a上。第二焊垫114a可通过保护层116中的导体与第一焊垫114电性连接。
[0059]图14绘示根据本发明一实施方式的晶片封装体10d的剖面图。晶片封装体10d包含晶片110、绝缘层120与重布线层130。重布线层130包含连接部132与无源元件部134。与图13实施方式不同的地方在于:晶片封装体10d还包含导电层180与阻隔层140a。导电层180位于保护层116背对基底112的表面119上与保护层116的开口 118中的第二焊垫114a上。阻隔层140a覆盖导电层180与保护层116，且阻隔层140a具有开口 142a，使导电层180裸露。导电结构150位于阻隔层140a的开口 142a中的导电层180上，使导电结构150经由导电层180电性连接第二焊垫114a。
[0060]在以下叙述中，将说明图8的制程完成后，在绝缘层120上形成均匀厚度的待图案化的重布线层的方法。
[0061]图15绘示根据本发明一实施方式的半导体电镀系统的操作方法的流程图。当图8的绝缘层120形成后，在步骤Sla中，将至少一导电装置的两端分别连接于导电环的二接点。接着在步骤S2a中，放置具绝缘层的晶圆于导电环中。之后在步骤S3a中，浸泡导电环于电镀液中。最后在步骤S4a中，对导电环通电，以于绝缘层上形成待图案化的重布线层，其中流经接点中的一个接点的部分电流通过导电装置传输至另一接点。在以下叙述中，将说明上述各步骤。
[0062]图16绘示根据本发明一实施方式的半导体电镀系统300的俯视图。图17绘示图16的半导体电镀系统300沿线段17-17的剖面图。同时参阅图16与图17，半导体电镀系统300包含导电环310与至少一导电装置320。导电环310可用来承载图8的半导体结构。导电环310具有至少二接点318a、318b。接点318a、318b可以为螺丝或插销，导电装置320可以为电线，并不用以限制本发明。在使用时，可先将导电装置320的两端322、324分别连接于导电环310的两接点318a、318b，并使导电装置320沿导电环310的边缘设置。待16图的半导体电镀系统300安装完成后，便可将图8具绝缘层120的晶圆IlOa放置于导电环310 中。
[0063]在本实施方式中，导电环310具有依序连接的顶面312、壁面314与支撑面316。接点318a、318b与导电装置320均设置于导电环310的顶面312。壁面314围绕出容置空间311，且支撑面316朝容置空间311凸出，使得顶面312、壁面314与支撑面316呈阶梯结构。容置空间311可容纳图8的晶圆110a，且晶圆IlOa可放置于支撑面316上，使晶圆IlOa由壁面314环绕。其中，晶圆IlOa的第一表面111 (正面)朝向支撑面316。
[0064]待图8的晶圆I1a放置于导电环310中后，可将导电环310及其内具有无源元件部134的晶圆IlOa浸泡于电镀液中并通电，电流可从导线302进入导电环310。在本实施方式中，导电环310的接点318a可同时连接导线302与导电装置320的一端322。
[0065]图18绘示图8的绝缘层120经图16的半导体电镀系统300形成待图案化的重布线层130后的剖面图。同时参阅图16与18图，待导电环310通电后，绝缘层120上可形成待图案化的重布线层130。导电装置320可将流经接点318a的部分电流传输至另一接点318b，使得第二表面113 (背面)上的重布线层130具有均匀的厚度。若导电环310无设置导电装置320，通电后由于导电环310本身阻抗的关系，且电流流至导电环310的接点318a附近的位置较近，流至导电环310的接点318b附近的位置较远，因此易造成靠近接点318a附近所形成的重布线层130较厚，而靠近接点318b附近所形成的重布线层130较薄。
[0066]在本实施方式中，位于导电环310上的导电装置320具有分散电流的功能。当图8的晶圆IlOa位于导电环310中且一同浸泡于电镀液时，导电装置320可将流经导电环310的接点318a的部分电流引导到特定的位置(例如接点318b)，以减低接点318a附近所形成的重布线层130的厚度，并增加接点318b附近所形成的重布线层130的厚度，进而提升待图案化的重布线层130的厚度均匀性。如此一来，晶圆IlOa的第二表面113 (背面)上重布线层130各位置的厚度标准差可降低至0.2 μπι至0.4 μπι。设计者可依实际需求调整导电装置320与接点318a、318b在导电环310的顶面312的位置，及导电装置320与接点318a、318b 的数量。
[0067]在重布线层130经图案化后，图9的无源元件部134亦会具有相近的厚度，以确保其作为无源元件(Integrated Passive Device ；IPD)的功能。
[0068]应了解到，已叙述过的元件材料与元件连接关系将不再重复赘述。在以下叙述中，将说明其他型式的半导体电镀系统及操作方法。
[0069]图19绘示根据本发明一实施方式的半导体电镀系统300a的俯视图。半导体电镀系统300a包含导电环310与导电装置320a、320b。与图16实施方式不同的地方在于:半导体电镀系统300a具有两导电装置320a、320b及五接点318c、318d、318e、318f、318g。其中，接点318c连接提供电流的导线302。导电装置320a的两端322a、324a分别连接于导电环310的两接点318d、318e，而导电装置320b的两端322b、324b分别连接于导电环310的两接点 318f、318g。
[0070]在本实施方式中，当图8的晶圆IlOa位于导电环310中且一同浸泡于电镀液时，导电装置320a可将流经导电环310的接点318d的部分电流引导到接点318e，导电装置320b可将流经导电环310的接点318f的部分电流引导到接点318g，以减低接点318d、318f附近所形成的重布线层130 (见图18)的厚度，并增加接点318e、318g附近所形成的重布线层130的厚度，进而提升待图案化的重布线层130的厚度均匀性。
[0071]图20绘示根据本发明一实施方式的半导体电镀系统的操作方法的流程图。当图8的绝缘层120形成后，在步骤Slb中，将至少一导电件的两端的两接点分别可移动地连接于导电环的环状轨道，其中导电件与部分的导电环重叠。接着在步骤S2b中，放置具绝缘层的晶圆于导电环中。之后在步骤S3b中，浸泡导电环于电镀液中。最后在步骤S4b中，对导电环通电，以于绝缘层上形成待图案化的重布线层，其中流经接点中的一个的部分电流通过导电件传输至另一接点。在以下叙述中，将说明上述各步骤。
[0072]图21绘示根据本发明一实施方式的半导体电镀系统300b的俯视图。半导体电镀系统300b包含导电环310a与至少一导电件330。导电环310a可用来承载图8的半导体结构。导电环310a具有环状轨道313。导电件330的两端332、334各具有接点分别可移动地连接于导电环310a的环状轨道313。举例来说，导电件330的两端332、334的接点可以为凸点，而环状轨道313可以为耦合凸点的沟槽，又或者，导电件330的两端332、334的接点可以为金属滚轮，而环状轨道313可以为耦合滚轮的沟槽。在导电件330连接于导电环310a的环状轨道313后，导电件330会与部分的导电环310a重叠，且导电件330可经受力而在环状轨道313上沿环状轨道313以顺时针方向D3或逆时针方向D4移动。待21图的半导体电镀系统300b安装完成后，便可将图8具绝缘层120的晶圆IlOa放置于导电环310a 中。
[0073]在本实施方式中，导电环310a具有依序连接的顶面312、壁面314与支撑面316。导电件330与环状轨道313均设置于导电环310a的顶面312。壁面314围绕出容置空间311，且支撑面316朝容置空间311凸出，使得顶面312、壁面314与支撑面316呈阶梯结构。容置空间311可容纳图8的晶圆110a，且晶圆IlOa可放置于支撑面316上，使晶圆IlOa由壁面314环绕。其中，晶圆IlOa的第一表面111 (正面)朝向支撑面316。
[0074]待图8的晶圆I1a放置于导电环310a中后，可将导电环310a及其内具有绝缘层120的晶圆IlOa浸泡于电镀液中并通电，电流可从导线302进入导电环310a。
[0075]同时参阅图21与图18，导电环310a通电后，绝缘层120上可形成待图案化的重布线层130。导电件330可将流经其一端332的接点的部分电流传输至另一端334的接点，使得第二表面113 (背面)上的待图案化的重布线层130具有均匀的厚度。在本实施方式中，位于导电环310a上的导电件330具有分散电流的功能。当图8的晶圆IlOa位于导电环310a中且一同浸泡于电镀液时，导电件330可将流经与导电环310a接触的一端332的接点的部分电流引导到特定的位置(例如另一端334的接点)，以减低导电件330的一端332附近所形成的重布线层130的厚度，并增加导电件330的另一端334附近所形成的重布线层130的厚度，进而提升待图案化的重布线层130的厚度均匀性。
[0076]设计者可依实际需求于导电环310a的顶面312的环状轨道313上滑动导电件330，以调整导电件330的两端332、334在顶面312的位置。
[0077]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一晶片，具有一基底、一第一焊垫与一保护层，该基底具有相对的一第一表面与一第二表面，该保护层位于该第一表面上，该第一焊垫位于该保护层中，该基底具有一穿孔，该保护层具有一凹孔，使该第一焊垫从该凹孔与该穿孔裸露； 一绝缘层，位于该第二表面、该穿孔的壁面与该凹孔的壁面上；以及 一重布线层，包含: 一连接部，位于该绝缘层上，且电性接触该第一焊垫；以及 一无源元件部，位于该第二表面的该绝缘层上，且该无源元件部的一端连接在该第二表面上的该连接部。2.根据权利要求1所述的晶片封装体，其特征在于，该无源元件部的形状包含U形、平面螺旋状与立体螺旋状。3.根据权利要求1所述的晶片封装体，其特征在于，该晶片具有位于该保护层中的一导线，且该导线连接该第一焊垫与相邻的另一第一焊垫。4.根据权利要求1所述的晶片封装体，其特征在于，还包含: 一阻隔层，位于该重布线层上与该第二表面的该绝缘层上。5.根据权利要求4所述的晶片封装体，其特征在于，该阻隔层具有一开口，该开口使该连接部裸露，该晶片封装体还包含: 一导电结构，位于该阻隔层的该开口中的该连接部上，使该导电结构电性连接该第一焊垫。6.根据权利要求5所述的晶片封装体，其特征在于，该导电结构为锡球或导电凸块。7.根据权利要求1所述的晶片封装体，其特征在于，该晶片还包含: 一第二焊垫，位于该保护层中，且该第一焊垫位于该第二焊垫与该基底之间。8.根据权利要求7所述的晶片封装体，其特征在于，该保护层具有一开口，该开口使该第二焊垫裸露。9.根据权利要求8所述的晶片封装体，其特征在于，还包含: 一导电结构，位于该保护层的该开口中的该第二焊垫上。10.根据权利要求8所述的晶片封装体，其特征在于，还包含: 一导电层，位于该保护层背对该基底的表面上与该保护层的该开口中的该第二焊垫上。11.根据权利要求10所述的晶片封装体，其特征在于，还包含: 一阻隔层，覆盖该导电层与该保护层。12.根据权利要求11所述的晶片封装体，其特征在于，该阻隔层具有一开口，该开口使该导电层裸露，该晶片封装体还包含: 一导电结构，位于该阻隔层的该开口中的该导电层上，使该导电结构电性连接该第二焊垫。13.根据权利要求4所述的晶片封装体，其特征在于，还具有一空穴，且该空穴位于该阻隔层与该穿孔中的该连接部之间。14.根据权利要求1所述的晶片封装体，其特征在于，该晶片还包含: 一磁性元件，由该无源元件部环绕。15.一种晶片封装体的制造方法，其特征在于，包含下列步骤: 使用一暂时粘着层将一载体贴附于一晶圆上，其中该晶圆具有一基底、一焊垫与一保护层，该基底具有相对的一第一表面与一第二表面，该保护层位于该第一表面上，该焊垫位于该保护层中； 蚀刻该基底的该第二表面，使该基底形成一穿孔； 蚀刻该穿孔中的该保护层，使该保护层形成一凹孔，且该焊垫从该凹孔与该穿孔裸露; 形成一绝缘层于该第二表面、该穿孔的壁面与该凹孔的壁面上； 形成一重布线层于该绝缘层上与该焊垫上；以及 图案化该重布线层，使该重布线层同步形成一连接部与一无源元件部，该连接部位于该绝缘层上且电性接触该焊垫，该无源元件部位于该第二表面的该绝缘层上，且该无源元件部的一端连接在该第二表面上的该连接部。16.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包含: 研磨该基底的该第二表面，以减薄该基底的厚度。17.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包含: 形成一阻隔层于该重布线层上与该第二表面的该绝缘层上；以及 图案化该阻隔层以形成一开口，以使该连接部从该开口裸露。18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，还包含: 形成一导电结构于该阻隔层的该开口中的该连接部上，使该导电结构电性连接该焊垫。19.根据权利要求18所述的晶片封装体的制造方法，其特征在于，还包含: 切割该载体、该晶圆、该绝缘层与该阻隔层。20.根据权利要求19所述的晶片封装体的制造方法，其特征在于，还包含: 去除该暂时粘着层的粘性；以及 移除该载体，以形成该晶片封装体。21.根据权利要求15所述的晶片封装体的制造方法，其特征在于，形成该重布线层于该绝缘层上与该焊垫的步骤包含: 将至少一导电装置的两端分别连接于一导电环的二接点； 放置具有该绝缘层的该晶圆于该导电环中； 浸泡该导电环于一电镀液中；以及 对该导电环通电，以于该绝缘层上形成待图案化的该重布线层，其中流经所述接点中的一个节点的部分电流通过该导电装置传输至所述接点中的另一接点。22.根据权利要求21所述的晶片封装体的制造方法，其特征在于，该导电环具有依序连接的一顶面、一壁面与一支撑面，放置具有该绝缘层的该晶圆于该导电环中的步骤还包含: 放置该晶圆于该支撑面上，使该晶圆由该壁面环绕，其中该第一表面朝向该支撑面。23.根据权利要求22所述的晶片封装体的制造方法，其特征在于，还包含: 设置所述接点与该导电装置于该导电环的该顶面。24.根据权利要求15所述的晶片封装体的制造方法，其特征在于，形成该重布线层于该绝缘层上与该焊垫的步骤包含: 将至少一导电件的两端的两接点分别可移动地连接于一导电环的一环状轨道，其中该导电件与部分的该导电环重叠； 放置具有该绝缘层的该晶圆于该导电环中； 浸泡该导电环于一电镀液中；以及 对该导电环通电，以于该绝缘层上形成待图案化的该重布线层，其中流经所述接点中的一个节点的部分电流通过该导电件传输至所述接点中的另一接点。25.根据权利要求24所述的晶片封装体的制造方法，其特征在于，该导电环具有依序连接的一顶面、一壁面与一支撑面，放置具有该绝缘层的该晶圆于该导电环中的步骤还包含: 放置该晶圆于该支撑面上，使该晶圆由该壁面环绕，其中该第一表面朝向该支撑面。26.根据权利要求25所述的晶片封装体的制造方法，其特征在于，还包含: 于该顶面的该环状轨道上滑动该导电件。27.一种半导体电镀系统，其特征在于，包含: 一导电环，用以承载一晶圆，该导电环具有至少二接点，其中该晶圆具有相对的一第一表面与一第二表面，一绝缘层位于该第二表面上；以及 至少一导电装置，其两端分别连接于该导电环的所述接点，当该导电环浸泡于一电镀液中且通电后，该绝缘层上形成待图案化的一重布线层，其中该导电装置用以将流经所述接点中的一个接点的部分电流传输至所述接点中的另一接点。28.根据权利要求27所述的半导体电镀系统，其特征在于，该导电环具有依序连接的一顶面、一壁面与一支撑面，该壁面围绕出一容置空间，且该支撑面朝该容置空间凸出，使得该顶面、该壁面与该支撑面呈一阶梯结构。29.根据权利要求28所述的半导体电镀系统，其特征在于，该晶圆位于该支撑面上，且该晶圆由该壁面环绕。30.根据权利要求28所述的半导体电镀系统，其特征在于，该晶圆的该第一表面朝向该支撑面。31.根据权利要求28所述的半导体电镀系统，其特征在于，所述接点与该导电装置位于该导电环的该顶面。32.根据权利要求27所述的半导体电镀系统，其特征在于，该导电装置为一电线。33.一种半导体电镀系统，其特征在于，包含: 一导电环，用以承载一晶圆，该导电环具有一环状轨道，其中该晶圆具有相对的一第一表面与一第二表面，一绝缘层位于该第二表面上；以及 至少一导电件，其两端各具有一接点，所述接点分别可移动地连接于该导电环的该环状轨道，且该导电件与部分的该导电环重叠，当该导电环浸泡于一电镀液中且通电后，该绝缘层上形成待图案化的一重布线层，其中该导电件用以将流经所述接点中的一个接点的部分电流传输至所述接点中的另一接点。34.根据权利要求33所述的半导体电镀系统，其特征在于，该导电环具有依序连接的一顶面、一壁面与一支撑面，该壁面围绕出一容置空间，且该支撑面朝该容置空间凸出，使得该顶面、该壁面与该支撑面呈一阶梯结构。35.根据权利要求34所述的半导体电镀系统，其特征在于，该晶圆位于该支撑面上，且该晶圆由该壁面环绕。36.根据权利要求34所述的半导体电镀系统，其特征在于，该晶圆的该第一表面朝向该支撑面。37.根据权利要求34所述的半导体电镀系统，其特征在于，该环状轨道位于该导电环的该顶面，且该导电件的两端可滑动地设置于该环状轨道上。
【文档编号】H01L21/60GK106098662SQ201510570170
【公开日】2016年11月9日
【申请日】2015年9月9日
【发明人】何彦仕, 张恕铭, 沈信隆, 苏昱豪, 吴冠荣, 郑怡
【申请人】精材科技股份有限公司