专利名称：晶体管阵列及制造垂直沟道晶体管阵列的方法
技术领域：
本发明涉及具有垂直沟道存取晶体管以及掩埋位线和字线的半导体存储器件的晶体管阵列。本发明还涉及制造具有垂直沟道存取晶体管的晶体管阵列的方法。
背景技术：
半导体存储单元包含用来储存数据的储存器件以及用来对储存在储存器件中的数据进行存取的存取器件。电容器、磁性结元件、铁电极化元件、以及相变元件，是用于半导体存储单元的储存器件类型。
在电容器中，利用电容器的电荷或无电荷来储存数据。在磁性结元件中，利用铁磁储存层的磁化强度相对于铁磁参考层的磁化强度的对准来储存数据。
储存器件可以被置于存取器件的顶部上。场效应存取晶体管(FET)被典型地用作存取器件。
存取晶体管的有源区形成在单晶半导体衬底中。此有源区包含确定第一源/漏区的第一掺杂区、确定第二源/漏区的第二掺杂区、以及第一与第二源/漏区之间的沟道区。第一和第二掺杂区具有第一导电类型。沟道区不被掺杂，或具有与第一导电类型相反的第二导电类型。
在垂直沟道存取晶体管中，第一掺杂区被掩埋在半导体衬底中，并被耦合到掩埋位线。位线将数据传输到存储单元或从存储单元传输数据。第二掺杂区邻近衬底的上表面形成，并被耦合到储存器件。
提供隔层型(spacer type)栅结构或回绕型(wrap-around type)栅结构以实现高的单元封装密度。
与沟道区相邻地形成相应的栅结构。栅电介质使栅结构与沟道区绝缘。
借助于将高于阈值电压的电压施加到栅结构，在第一与第二掺杂区之间的沟道区中形成导电沟道。此导电沟道将储存器件连接到位线。否则，储存器件保持与位线绝缘。
图14A是根据现有技术的具有多个存储单元的存储单元阵列的平面图。各个存储单元包含按回绕型栅隔层布局的叠层电容器和垂直沟道存取晶体管。
存储单元排列成行72和列73。垂直沟道存取晶体管71的有源区6形成在从半导体衬底1的本体部分15向外延伸的柱16中。叠层储存电容器83被安置在有源区6的顶部上。绝缘结构42将相邻行72的有源区6分隔开。回绕型栅结构43形成在有源区6的侧壁上。每行72的相邻存取晶体管71的栅结构43被彼此耦合并形成字线41。字线41沿行72延伸。绝缘结构42将相邻行72的字线41彼此分隔开。
图14B是图14A的布局沿B-B线的剖面图。具有底部电极831、顶部电极833、以及其间的电介质层832的叠层电容器83，被安置在有源区6的顶部上。每个底部电极831连接到接触栓834。接触栓834向下延伸到相应有源区6的一部分。第二掺杂区62形成在与接触栓834相邻的有源区6中。提供层间电介质46以分隔各个接触栓834。
位线2埋置在半导体衬底1中，沿列73延伸并垂直于行72行进。每条位线2耦合到沿各列73设置的存取晶体管71的有源区6的第一掺杂区61。第一掺杂区61形成在第二掺杂区62下方。沟道区63将每个第一掺杂区61与相应的第二掺杂区62分开。
当激励隔层栅43时，存取晶体管71导通并根据掩埋位线2上的数据对储存电容器83进行充电或放电。
在美国专利No.6504201、美国专利No.6355520B1、以及美国专利申请序列号No.20030205740中，描述了这种类型的晶体管阵列。
在上述各个专利文献中，用离子注入方法在单晶半导体衬底内形成掺杂的线条结构，来提供掩埋位线。有源区形成在位线的顶上，使得第一掺杂区并入位线中一定程度，并在位线与有源区之间获得低的接触电阻。
通过注入半导体衬底形成的掩埋位线由于注入掺杂剂浓度和一般半导体性质的限制而遭遇到高的电阻。无法得到低于5×10-4Ωcm的电阻率。
随着特征尺寸的缩小，对于提供较低位线电阻和改进了的单元性能的存取晶体管阵列需要改进了的高密度封装布局。
而且，上述布局遭遇到沟道区与衬底体部分分离，这导致少数电荷载流子在沟道区中积累。这些积累的少数载流子使单元的性能退化。
因此，需要这样的垂直沟道存取晶体管阵列，其具有耦合到衬底本体部分以避免浮栅效应的沟道区。
还需要存取晶体管阵列的制造方法，该晶体管阵列具有位线电阻低且沟道区耦合到体衬底的垂直沟道存取晶体管。
发明内容
一方面，本发明提供了一种包含多个垂直沟道存取晶体管的存取晶体管阵列。此垂直沟道存取晶体管的有源区形成在从半导体衬底体部分向外延伸的半导体柱中。这些柱排列成行和列。各行柱被绝缘沟槽分隔。绝缘栓排列成绝缘栓列。每个绝缘栓将行中的相邻柱分隔开。每个绝缘栓列分别具有相对的第一和第二侧，其中，第一侧与第一列柱相邻，而第二侧与第二列柱相邻。用施加到电容性耦合于各个存取晶体管的字线的电压，来控制存取晶体管。字线被安置在绝缘沟槽内。每个字线被安置成与相应柱行的柱相邻，并沿相应绝缘沟槽延伸。栅电介质将字线与各个柱分开。垂直沟道存取晶体管连接到转移电荷的位线。位线安置在绝缘栓下方，并沿各列绝缘栓延伸。利用单侧位线接触将每个位线耦合到第一列柱的柱中的有源区，同时使其与第二列柱的柱的有源区绝缘。
于是，根据第一方面，本发明提供了诸如DRAM、MRAM、FeRAM、PCRAM的存储器件的高密度垂直沟道晶体管阵列，位线材料可选自高电导率材料，例如，诸如钨、钽、钛的过渡金属以及诸如氮化钨的过渡金属化合物。
根据一个优选实施方案，每个有源区包含第一和第二掺杂区以及第一与第二掺杂区之间的沟道区。第一和第二掺杂区是第一导电类型的。沟道区不掺杂，或是与第一导电类型相反的第二导电类型的。每个沟道区分隔相应有源区的第一与第二掺杂区。第二掺杂区形成在与衬底表面相邻的有源区的上部。第一掺杂区形成在与各个单侧位线接触相邻的所述有源区的下部。字线安置成与沟道区相邻。位线耦合到第一掺杂区。每个有源区还包含本体接触区。本体接触区是第二导电类型的。每个本体接触区形成为与相应的第一掺杂区相邻。本体接触区将第一掺杂区与相邻的位线分隔开并从沟道区延伸到衬底的体部分。
于是，每个本体接触区将相应有源区的沟道区连接到半导体衬底的体部分。避免了少数电荷载流子在沟道区中的积累，并提高了单元的性能。
另一方面，本发明提供了一种包含多个存储单元的DRAM存储器件，其中，每个存储单元包含垂直沟道存取晶体管和电荷储存器件。垂直沟道存取晶体管的有源区形成在从半导体衬底体部分向外延伸的半导体柱中。这些柱排列成行和列。各行柱被绝缘沟槽分隔。绝缘栓排列成绝缘栓列。每个绝缘栓分隔行内的相邻柱。各列绝缘栓分别具有相对的第一和第二侧，其中，第一侧与第一列柱相邻，而第二侧与第二列柱相邻。用施加到相应字线的电压来控制存取晶体管。字线安置在绝缘沟槽内。每个字线安置成与相应柱行的柱相邻，并沿相应绝缘沟槽延伸。栅电介质将字线与相应的柱分隔开。垂直沟道存取晶体管连接到转移电荷的位线。位线安置在绝缘栓下方，并沿绝缘栓列延伸。利用单侧位线接触将每个位线耦合到第一列柱的柱中的有源区，同时使其与第二列柱的柱的有源区绝缘。每个储存电容器安置在相应存取晶体管上方，并电连接到相应的有源区。
于是，本发明提供了高密度的DRAM存储器件，其位线材料可选自高电导率材料，例如，诸如钨、钽、钛的过渡金属以及诸如氮化钨的过渡金属氮化物。
根据一个优选实施方案，每个有源区包含第一和第二掺杂区以及第一与第二掺杂区之间的沟道区。第一和第二掺杂区具有第一导电类型。沟道区不掺杂，或具有与第一导电类型相反的第二导电类型。每个沟道区分隔相应有源区的第一与第二掺杂区。第二掺杂区形成在与衬底表面相邻的有源区的上部。第一掺杂区形成在与相应单侧位线接触相邻的有源区的下部。字线安置成与沟道区相邻。位线耦合到第一掺杂区。每个有源区还包含本体接触区。本体接触区具有第二导电类型。每个本体接触区形成为与相应第一掺杂区相邻，将第一掺杂区与相邻的位线分开，并从沟道区延伸到衬底的体部分。每个储存电容器耦合到相应存取晶体管的有源区的第二掺杂区。
于是，每个本体接触区将相应有源区的沟道区连接到半导体衬底的体部分。避免了少数电荷载流子在沟道区中的积累，并提高了单元的性能。
根据另一种方面，本发明提供了一种制造存储器件的存取晶体管阵列的方法，其中，将位线沟槽形成在半导体衬底中。将底部绝缘衬和掩埋位线形成在每个位线沟槽的下部，其中，底部绝缘衬使相应的位线与衬底绝缘。用牺牲材料填充位线上方的位线沟槽。形成绝缘沟槽，其中，绝缘沟槽垂直于位线沟槽延伸。绝缘沟槽的深度被选择成使位线的相对的第一和第二垂直侧壁至少被部分地暴露在绝缘沟槽内。从而由半导体衬底形成柱部分。每个柱分别安置在二个相邻的绝缘沟槽和二个相邻的位线沟槽之间。提供了湿法腐蚀掩模，其中，湿法腐蚀掩模覆盖绝缘沟槽内的位线的第二垂直侧壁。第一垂直侧壁仍然被暴露。然后使底部绝缘衬里凹陷。此凹陷从暴露的第一垂直侧壁开始，并沿位线的第一侧壁延伸，使得在位线与衬底之间形成断片(divot)。这些断片沿位线的第一侧壁延伸。然后用导电材料填充这些断片。填充断片的导电材料形成了单侧的位线接触。每个单侧位线接触将相应的位线耦合到与第一侧壁相邻的有源区之一。然后，在暴露于绝缘沟槽中的柱的侧壁上形成栅电介质。在与栅电介质相邻的绝缘沟槽内形成字线。每个字线沿相应的绝缘沟槽延伸。
在一个优选实施方案中，底部绝缘衬被完全从位线的第一侧壁清除，使得每个单侧位线接触在二个相邻的绝缘沟槽之间延伸。由此单侧位线接触的电阻最小化。
根据本发明方法的另一优选实施方案，位线至少部分地由过渡金属或过渡金属的氮化物形成，从而最小化位线电阻。
根据本发明方法的另一优选实施方案，位线至少部分地由高掺杂的半导体材料形成。随后第一掺杂区在柱底部中的形成则可以利用位线的半导体部分的掺杂剂的向外扩散来提供。
在其它实施方案中，位线可以包含高掺杂的半导体部分和过渡金属部分二者。
优选在形成绝缘沟槽之前，将帽层氧化物形成在位线的顶部上。此帽层氧化物在随后的腐蚀过程中对下方的位线进行保护。
根据另一优选实施方案，在用牺牲材料填充位线沟槽之前，将顶部绝缘衬形成在位线上方的位线沟槽的侧壁上，使得在保护有源区的情况下清除牺牲材料或将牺牲材料用作绝缘栓的部分是可行的。
在另一优选实施方案中，在提供湿法腐蚀掩模之前，在绝缘沟槽的垂直侧壁上形成氮化物隔层，其中，氮化物隔层保护有源区免受后续腐蚀步骤和注入步骤的影响。
根据本发明方法的另一优选实施方案，借助于首先淀积共形的多晶硅层，来提供湿法腐蚀掩模。然后，与绝缘沟槽一致执行倾斜注入，使覆盖绝缘沟槽内位线第二垂直侧壁的多晶硅层的第二区被掺杂，而覆盖绝缘沟槽内位线第一垂直侧壁的多晶硅层的第一区保持不被掺杂。然后，多晶硅层的第一部分相对于第二部分被选择性地清除。从而提供一种用来对单侧位线接触进行图形化的非光刻和自对准的方法。有利的是，二个光刻图形化过程足以图形化存取晶体管阵列。从而由于二个掩模彼此垂直取向，故二个条形掩模的对准不是关键性的。
优选在填充断片之前执行阱注入，使得在对应于位线的深度或更深的深度下在衬底中形成第二导电类型的掩埋层。而且，重掺杂的半导体材料，优选为多晶硅或多晶锗，被用作导电材料。然后，由于重掺杂多晶硅的掺杂剂的外扩散在与相应单侧位线接触相邻的柱的底部区中形成第一导电类型的第一掺杂区，其中，掩埋层在对应于第一掺杂区的区域中被掺杂剂反掺杂。从而掩埋层的残留部分将第一掺杂区与下一条位线分开。掩埋层的残留部分形成本体接触区。执行进一步的阱注入，使得在小柱的上部形成第一导电类型的第二掺杂区，其中，执行该阱注入，使得沟道区将每个第二掺杂区与相应的第一掺杂区分隔开。利用各个本体接触区，将各个沟道区连接到衬底的体部分。从而能够提供本体接触而不增大单元的尺寸。
在另一优选实施方案中，用介电材料来取代牺牲材料，其中，介电材料形成绝缘栓，从而提供了增强的绝缘性质。
本发明方法的其它优选实施方案包含用来形成回绕或环绕栅结构的一些额外步骤。栅介质的其它区域从而被形成在邻接于绝缘栓的小柱侧壁上。导电材料至少部分地取代绝缘栓中的牺牲材料，并被连接到字线。
根据一个实施方案，牺牲材料被凹陷成对应于或低于字线下边缘的深度，其中，在一行小柱内的小柱之间形成坑，且其中，顶部绝缘衬的一些部分被暴露在坑的侧壁上。顶部绝缘衬的暴露部分的厚度被减小，以便提供与柱中有源区的足够的电容性耦合。减薄了的顶部绝缘衬的部分然后可以有效作为栅电介质的另一些部分。用导电材料填充显著地低于字线上边缘的坑的下部。此导电材料构成连接到字线的栅导体栓。用绝缘材料填充字线上边缘上方的坑上部。
当栅电介质被形成在柱的侧壁上时，若牺牲材料是多晶硅，则在暴露于绝缘沟槽内的牺牲材料部分上形成电栅介质结构的额外的临时的部分。在一个优选实施方案中，在填充坑下部之前，这种临时的栅电介质的部分被清除。
在清除栅介质的临时部分的过程中，优选减小顶部绝缘衬的厚度。
从结合附图对其示例性实施方案的下列详细描述，本发明的这些和其它的目的、特征、以及优点将变得明显。
参照下列附图来详细地描述本公开，其中图1A至图1C分别示出了根据本发明第一实施方案的具有双栅结构的存取晶体管阵列的透视图和剖面图；图2A和图2B分别是用来根据本发明方法第一实施方案加工的其中形成有掩埋位线的半导体衬底的平面图和剖面图；图3A和图3B分别是用来根据本发明方法第一实施方案加工的具有被牺牲材料覆盖的掩埋位线的图2A和图2B的半导体衬底的平面图和剖面图；图4A至图4D示出了根据本发明方法第一实施方案的形成有绝缘沟槽的图3A和图3B半导体衬底的平面图和剖面图；图5A至图5D示出了用来根据本发明方法第一实施方案加工的形成有湿法腐蚀掩模的图4A至图4D的半导体衬底的平面图和剖面图；图6A和图6B分别示出了用来根据本发明方法第一实施方案加工的在绝缘衬中形成有断片的图5A至图5D的半导体衬底的平面图和剖面图；图7A和图7B示出了用来根据本发明方法第一实施方案加工的形成有单侧位线接触的图6A和图6B的半导体衬底的平面图和剖面图；图8A和图8B示出了用来根据本发明方法第一实施方案加工的形成有字线的图7A和图7B的半导体衬底的平面图和剖面图；图9A至图9C示出了用来根据本发明方法第一实施方案加工的清除了沟槽绝缘掩模并被整平的图6A和图6B的半导体衬底的平面图和剖面图；图10A和图10B示出了图8A和图8B的半导体衬底的放大平面图和放大剖面图；图11A和图11B示出了用来根据本发明方法第二实施方案加工的牺牲材料被凹陷的图10A和图10B的半导体衬底的平面图和剖面图；图12A和图12B示出了用来根据本发明方法第二实施方案加工的具有栅导体栓的图10A和图10B的半导体衬底的平面图和剖面图；图13示出了根据本发明另一实施方案的具有环绕栅结构的存取晶体管阵列的透视图；图14A和图14B示出了根据现有技术的垂直沟道存取晶体管阵列的平面图和剖面图。
不同图中的相应附图标记表示相应的部件和结构，除非另有说明。这些图是为了清晰地说明优选实施方案的有关情况而绘制的，没有必要按比例绘制。
具体实施例方式
参照图2-9，用平面图和剖面图示出了制造图1的存取晶体管阵列的各个工艺步骤。
参照图2，提供了衬底1。衬底1优选由诸如单晶硅的半导体材料形成。
在衬底1的衬底表面10上淀积位线掩模层。位线掩模层优选由氮化硅形成。用光刻工艺对位线掩模层进行图形化，以便提供具有条形图形的位线掩模81。
在本发明的一个优选实施方案中，位线掩模81的线条和线条之间的间距的宽度优选为1F距离，其中F是相应光刻工艺所能获得的周期性线条图形的最小特征尺寸。利用1F的线条和间距的宽度，可得到4F2的单元尺寸，由此高的封装密度是可行的。
在本发明的其它实施方案中，线条和间距的宽度被选择成使得晶体管的电学特性或工艺流程得到改进。在图2-9所示的实施方案中，间距的宽度被确定为1×F，以便优化封装密度，而线条宽度为2×F，以便增大沟道宽度和改进器件特性。
根据位线掩模的图形在衬底1中蚀刻位线沟槽20。该方向性蚀刻导致多个被位线沟槽20分隔开且沿列73延伸的半导体衬底1的竖条(column bar)。用热生长或淀积方法在位线沟槽20内提供底部绝缘衬31，其覆盖位线沟槽20的底部和侧壁。淀积优选为氮化钛的阻挡衬21，其覆盖底部绝缘衬31。随后在位线沟槽20中淀积金属22。金属22和阻挡衬21被回腐蚀。
图2B的剖面图示出了位线2，它包含腐蚀之后的凹陷的金属22和凹陷的阻挡衬21。底部绝缘衬31将位线2与衬底1分隔开。
在本发明的一个实施方案中，在位线2的顶部上提供帽层氧化物32。帽层氧化物32在后续腐蚀步骤中对位线2进行保护。
在图2A平面图和图2B剖面图中突出表示了存取晶体管阵列7的单个存取晶体管71的区域。
参照图3B，用热生长或淀积方法，在位线2上方的位线沟槽20的侧壁上，优选由氧化硅形成顶部绝缘衬33。
淀积优选为多晶硅的牺牲材料51并使其凹陷，使得牺牲材料51填充位线2上方的位线沟槽20。
牺牲材料51填充位线掩模81上边缘与位线2上边缘之间的位线沟槽20。顶部绝缘衬33将牺牲材料51与衬底1分隔开。
优选由氮化硅淀积另一掩模层并用光刻工艺对其图形化，以便提供绝缘沟槽掩模82。绝缘沟槽掩模82显示出正交于位线掩模81的线条和间距延伸的平行线条和间距的条形图形。
根据本发明的一个实施方案，线条和间距的宽度都对应于最小特征尺寸F，以实现高封装密度。
然后，通过由牺牲材料51和衬底1形成的竖条腐蚀绝缘沟槽40，腐蚀的深度足以至少部分地暴露位线2的垂直侧壁。在本发明的一个实施方案中，侧壁被完全暴露，绝缘沟槽40的深度至少为位线沟槽20的深度。
图4A示出了暴露在绝缘沟槽40内的位线2的平面图。在位线2之间，半导体衬底1部分暴露。位于绝缘沟槽40之间的牺牲材料51的残留部分和半导体衬底1，被绝缘沟槽掩模82覆盖且构成横条(rowbar)。
在单个存取晶体管71的区域中，半导体衬底1未被凹陷的部分构成了从下方衬底1体部分15向外延伸并被二个相邻绝缘沟槽40和二个由牺牲材料51构成的相邻绝缘栓53回绕的衬底柱16。
图4B是沿平行于绝缘沟槽40延伸并被绝缘沟槽掩模82的线条覆盖的横条的沿图4A中B-B线的剖面图。
图4D示出了沿绝缘沟槽的沿图4C中D-D线的剖面图。在所示实施方案中，绝缘沟槽40向下延伸到位线2的底部，使位线2的侧壁完全暴露在绝缘沟槽40内。在未示出的其它实施方案中，绝缘沟槽40仅仅部分暴露位线2的侧壁。
在绝缘沟槽40的垂直侧壁上提供氮化物隔层52。在本发明的一个实施方案中，在硅上选择性地生长氮化物隔层52。在其它实施方案中，淀积共形的氮化物衬并以各向异性的方式对其进行回腐蚀，使得氮化物衬从位线2的垂直侧壁201和202的暴露部分被完全清除，同时仍然完全覆盖横条的硅部分。
优选由多晶硅或非晶硅来淀积掩模层。掩模层的厚度例如为小于位线高度的一半。
利用与绝缘沟槽40一致的倾斜注入37，掩模层的第二区被掺杂掺杂剂，而被位线2遮挡的第一区保持不掺杂。然后用适当的腐蚀工艺，相对于掺杂区选择性地清除掩模层的未被掺杂的第一区。留下的第二区形成湿法腐蚀掩模36。
图5A是平面图示出了湿法腐蚀掩模36，其覆盖位线2和与绝缘沟槽40内的位线2相邻的第二侧的衬底1的第二区。衬底1被暴露在与位线2的第一侧壁201相邻的第一区中，其中，第一侧壁201和第二侧壁202是位线2的相对侧的垂直侧壁。
图5B是沿图5A中B-B线的剖面图。箭头37表示倾斜注入。倾斜注37的角度可以使得掩模层被遮挡的第一区的宽度大于掩模层的厚度。
参照为沿图5C中D-D线的剖面图的图5D，氮化物隔层52覆盖由牺牲材料51形成的横条和衬底柱16的垂直侧壁。
执行湿法腐蚀步骤，此步骤相对于衬底1、阻挡衬21、以及氮化物隔层52选择性地清除底部绝缘衬31的材料。此湿法腐蚀具有各向同性性质。此湿法腐蚀使底部绝缘衬里31从位线2第一侧壁201上的底部绝缘衬31的暴露部分开始凹陷，并沿所有方向进行。
在图6A中，用箭头38示出了底部绝缘衬里31凹陷的方向。底部绝缘衬31至少部分地，优选为完全地从位线2的第一侧壁201被清除。
参照为沿图6A中B-B线的剖面图的图6B，用湿法腐蚀步骤来形成位线2与下方衬底1的部分之间的绝缘体断片34。此绝缘体断片34沿相应位线2的侧壁从绝缘沟槽40内的侧壁暴露部分延伸到不超过相应位线2的中间。垂直于剖面线延伸的其它绝缘体断片(未示出)从下部切开相邻的横条，并沿位线2的第一侧壁201延伸。
在此例子中，绝缘体断片34从一个绝缘沟槽40延伸到相应的相邻的绝缘沟槽40，从而分别完全从下部切开二个相邻绝缘沟槽40之间的横条。
根据本领域熟知的技术来淀积优选为多晶硅或多晶锗的掺杂的半导体材料，使绝缘体断片34被填充。淀积在绝缘体断片34外的多晶硅在干法腐蚀步骤中被各向异性地清除。多晶硅的剩余部分填充绝缘体断片34，从而形成单侧位线接触3。
图7A示出了平面图，其中，突出示出了单个存取晶体管71的区域。单侧位线接触3将突出标出的存取晶体管71耦合到右侧位线2。
参照为沿图7A中B-B线的剖面图的图7B，衬底1的柱16构成存取晶体管71的有源区。位线2位于位线沟槽20的下部，并分隔行72内的有源区6。牺牲材料51填充位线沟槽20的上部。具有有源区6的各个柱16邻接于二个相邻的位线2。利用单侧位线接触3，将每个柱16的有源区6耦合到相应的右侧位线2，并通过底部绝缘衬31的剩余部分使其与左侧位线2分开。
优选预先，至少在填充断片34之前，执行阱注入，在衬底1中形成第二导电类型的掩埋层，其深度对应于位线2的深度。利用高掺杂多晶硅的掺杂剂的向外扩散，在与相应单侧位线接触3相邻的柱15的底部区域形成第一导电类型的第一掺杂区61。在对应于第一掺杂区的区域中，用掺杂剂对掩埋层进行反掺杂。第一掺杂区61从而通过埋置层的剩余部分与相应下一个位线2保持分开。掩埋层的剩余部分构形本体接触区64。
用剥离方法清除氮化物隔层52，使柱16的垂直侧壁被暴露。根据本领域熟知的技术，在与沟道区63相邻的柱16的侧壁上形成栅电介质44和字线41。
是为沿图8A中B-B线的剖面图的图8B示出了在横条的相对侧上成对延伸的字线41，所述横条由柱16形成且包含有源区6和牺牲材料51的栓。
电介质字线填充提供了绝缘结构42，其分隔分别形成在各个绝缘沟槽40内的成对隔层字线41。
清除绝缘沟槽掩模82。位线掩模81的剩余部分覆盖具有有源区6的柱16，牺牲材料51同时被暴露。清除牺牲材料51，并用诸如二氧化硅或氮化硅的绝缘材料取代，以便提供增强的单元隔离。
此结构被整平，其中，绝缘沟槽掩模82的剩余部分被清除。这样形成的结构然后被加工，以便用熟知的技术随之以常规的后端(BEOL)工艺，在整平了的表面上制造储存电容器或其它储存器件。
图1A至1C的透视图和剖面图示出了存取晶体管阵列的最终结构。
图1-9涉及到开放位线单元概念的双栅结构。未示出的本发明的其它实施方案涉及到开放和折叠位线单元概念的单栅结构。
在开放位线概念的单栅结构中，各个字线可以被安置在与各行柱相邻的绝缘沟槽之一中，而相对的绝缘沟槽要么完全被绝缘材料填充，要么埋置参考栅线。
在折叠位线概念的单栅结构中，每个字线被交替地耦合到二个相邻柱行之一的有源区。
图10-12涉及到提供具有环绕栅结构的存取晶体管阵列的方法。虽然对于双栅结构，牺牲材料完全被绝缘材料取代，但提供栅电介质和导电材料来代替绝缘材料，以提供环绕栅结构。
图10B是图8B的放大图。图10A是沿字线41上边沿与下边沿之间剖面线的水平剖面。
字线41沿柱16的行行进。栅电介质44将字线41与柱16和牺牲材料51分开。顶部绝缘衬33使柱16与牺牲材料51绝缘。
参照图11B，牺牲材料51被回腐蚀到至少对应于字线41下边缘的深度，其中，在同一柱行72内的相邻柱16之间形成坑55。与坑55相邻的栅电介质44的区域和顶部绝缘衬33的上部被暴露。
顶部绝缘衬33的暴露部分的厚度被减小。清除与坑55相邻的栅介质44的暴露区。二个步骤优选作为一个湿法腐蚀步骤来执行，其中，该湿法腐蚀步骤对栅电介质44的材料和对顶部绝缘衬33的材料都是有效的。栅电介质41和顶部绝缘衬里33优选都由诸如氧化硅的氧化物制成。
导电材料被淀积到凹坑55中，并被凹陷到不超过字线44上边缘的深度。淀积绝缘材料，以便完成坑55的填充。
参照图12A，淀积的导电材料形成栅导体栓54。每个栅导体栓54电连接二个延伸在相应柱行72的相对侧上的字线。凹陷的顶部绝缘衬33的减薄了的区域构成栅介质44的其它区域，并将栅导体栓54电容性耦合到形成在柱16内的相邻有源区，使得有源区的沟道区内的导电沟道的部分与栅导体栓54相邻地形成。形成了包含二个相对的字线44和二个栅导体栓54的环绕栅结构。
根据此例子，导电材料是多晶硅。
是为沿图12A中B-B线的剖面图的图12B示出了字线41下边缘下方的牺牲材料51的剩余部分51’。栅导体栓54连接成对的字线41。绝缘材料覆盖字线41上边缘上方的栅导体栓54。
图13的透视图示出了具有环绕栅结构的本发明存取晶体管阵列的另一实施方案。栅导体栓54在位线2与柱16上边缘之间延伸。帽层氧化物(未示出)将栅导体栓54与位线2分开。
已经描述了具有垂直沟道存取晶体管的晶体管阵列以及用来制造具有低位线电阻和改进了的开关特性的存取晶体管阵列的方法的优选实施方案，这些是说明性的而非限制性的，要指出的是，本技术领域的熟练人员能够根据上述论述做出各种修正和改变。因此，要理解的是，可以在所公开的本发明的特定实施方案中做出这些改变，这些改变是在所附权利要求所述的本发明的范围与构思之内。这样就用专利法所要求的细节描述了本发明，在所附权利要求中提出了专利权证书要求以及希望得到的保护范围。
虽然参照其具体的实施方案已经详细地描述了本发明，但本技术领域的熟练人员可以理解的是，能够在其中做出各种改变和修正而不偏离本发明的构思与范围。因此认为本发明覆盖了所附权利要求及其等效物范围内的本发明的各种修正和改变。
附图标记清单1衬底
10表面15衬底体部分16衬底柱2 位线20位线沟槽201 第一侧壁202 第二侧壁21阻挡衬22金属3 单侧位线接触31底部绝缘衬32帽层氧化物33顶部绝缘衬34绝缘断片35断片填充36湿法腐蚀掩模37掩模注入38断片生长40绝缘沟槽41字线42绝缘结构43回环绕型栅结构44栅电介质451 第一侧452 第二侧46层间电介质51牺牲材料51’ 凹陷的牺牲材料52氮化物隔层53绝缘栓54栅导体栓55坑
6 有源区61第一掺杂区62第二掺杂区63沟道区64本体接触区7 存取晶体管阵列71存取晶体管72柱行73柱列731 第一柱列732 第二柱列74绝缘栓列741 第一侧742 第二侧8 存储器件81位线掩模82绝缘沟槽掩模83储存电容器831 底部电极832 电介质层833 顶部电极834 接触栓
权利要求
1.一种存取晶体管阵列，它包含半导体衬底；多个从衬底体部分向外延伸并排列成行和列的衬底柱，每个衬底柱形成垂直沟道存取晶体管的有源区；分隔各柱行的绝缘沟槽；绝缘栓列，每个绝缘栓将每行柱内的相邻柱分开，每列绝缘栓具有相对的第一和第二侧，第一侧与第一列柱相邻，而第二侧与第二列柱相邻；用来控制存取晶体管的字线，这些字线被安置在绝缘沟槽内，每个字线设置成与相应的柱行的柱相邻，并通过栅电介质与相应的柱绝缘；以及用来转移电荷的位线，这些位线被设置在绝缘栓下方，并沿绝缘栓的列延伸，每个位线经由相应的单侧位线接触耦合到第一柱列的柱中的有源区，且每个位线与第二柱列的柱的有源区绝缘。
2.权利要求1的存取晶体管阵列，其中，每个有源区包含形成在与相应单侧位线接触相邻的有源区下部中的第一导电类型的第一掺杂区；形成在与衬底表面相邻的有源区上部中的第一导电类型的第二掺杂区；以及不掺杂的或第二导电类型的沟道区，此沟道区分隔第一和第二掺杂区；其中，字线与沟道区相邻地设置，且其中位线耦合到第一掺杂区。
3.权利要求2的存取晶体管阵列，其中，每个有源区包含具有第二导电类型的本体接触区，每个本体接触区与相应的第一掺杂区相邻地形成并将沟道区耦合到衬底的体部分。
4.权利要求3的存取晶体管阵列，其中，第一导电类型是n型导电的。
5.权利要求1的存取晶体管阵列，其中，位线包含过渡金属或过渡金属的氮化物。
6.权利要求1的存取晶体管阵列，其中，单侧位线接触包含掺杂的多晶硅或掺杂的多晶锗。
7.权利要求1的存取晶体管阵列，其中，绝缘栓完全由绝缘材料形成。
8.权利要求1的存取晶体管阵列，其中，绝缘栓包含多晶硅，且其中，在该多晶硅与有源区之间设置顶部绝缘衬。
9.权利要求8的存取晶体管阵列，其中，每个绝缘栓包含字线下边缘下方和字线上边缘上方的绝缘材料；以及字线下边缘与上边缘之间的栅导体栓，此栅导体栓通过栅电介质的另一些部分与有源区分隔开，并耦合到字线。
10.权利要求9的存取晶体管阵列，其中，栅电介质的另一些部分包含顶部绝缘衬的减薄了的部分。
11.一种存储器件，它包含半导体衬底；多个从衬底体部分向外延伸并排列成行和列的衬底柱，每个柱形成垂直沟道存取晶体管的有源区；分隔各柱行的绝缘沟槽；绝缘栓列，每个绝缘栓分隔每个柱行内的相邻柱，每个绝缘栓列具有相对的第一和第二侧，第一侧与第一柱列相邻，而第二侧与第二柱列相邻；用来控制垂直沟道存取晶体管的字线，这些字线被安置在绝缘沟槽内，每个字线与相应柱行的柱相邻地设置；用来转移电荷的位线，这些位线设置在绝缘栓下方，并沿绝缘栓列延伸，每个位线经由相应的单侧位线接触耦合到第一柱列的柱中的有源区，且每个位线与第二柱列的柱的有源区绝缘；以及设置在有源区上方的储存电容器，每个储存电容器耦合到有源区之一。
12.权利要求11的存储器件，其中，每个有源区包含形成在与相应单侧位线接触相邻的有源区下部中的第一导电类型的第一掺杂区；形成在与衬底表面相邻的有源区上部中的第一导电类型的第二掺杂区；以及不掺杂的或第二导电类型的沟道区，此沟道区分隔第一和第二掺杂区；其中，字线与沟道区相邻地设置，且其中位线耦合到第一掺杂区，且其中每个储存电容器耦合到相应有源区的第二掺杂区。
13.权利要求12的存储器件，其中，每个有源区包含具有第二导电类型的本体接触区，每个本体接触区与相应的第一掺杂区相邻地形成并将沟道区耦合到衬底的体部分。
14.权利要求11的存储器件，其中，第一导电类型是n型导电的。
15.权利要求11的存储器件，其中，位线包含过渡金属或过渡金属化合物。
16.权利要求11的存储器件，其中，单侧位线接触包含掺杂的多晶半导体材料。
17.权利要求11的存储器件，其中，绝缘栓完全由绝缘材料形成。
18.权利要求11的存储器件，其中，绝缘栓包含多晶硅，且其中在该多晶硅与有源区之间设置顶部绝缘衬。
19.权利要求18的存储器件，其中，每个绝缘栓包含字线下边缘下方和字线上边缘上方的绝缘材料；以及字线下边缘与上边缘之间的栅导体栓，此栅导体栓通过栅电介质的部分与有源区分隔，并耦合到字线。
20.权利要求19的存储器件，其中，栅电介质的另一些部分包含顶部绝缘衬的减薄了的部分。
21.一种制造存储器件的存取晶体管阵列的方法，包含下列步骤在半导体衬底中形成位线沟槽；在每个位线沟槽的下部形成底部绝缘衬和掩埋位线，此底部绝缘衬使相应的位线与半导体衬底绝缘；用牺牲材料填充位线上方的位线沟槽；形成绝缘沟槽，此绝缘沟槽垂直于位线沟槽延伸，绝缘沟槽的深度至少使位线的相对的第一和第二垂直侧壁至少被部分地暴露在绝缘沟槽内，其中，在半导体衬底中形成柱，每个柱分别被安置在二个相邻的绝缘沟槽和二个相邻的位线沟槽之间；提供湿法腐蚀掩模，此湿法腐蚀掩模覆盖绝缘沟槽内的位线的第二垂直侧壁，而第一垂直侧壁仍然被暴露；从暴露的第一垂直侧壁开始使底部绝缘衬凹陷，使得在位线与衬底之间形成断片，这些断片沿位线的第一侧壁延伸；用导电材料填充这些断片，此导电材料形成单侧位线接触，每个单侧位线接触将相应位线耦合到与第一侧壁相邻的相应有源区；在柱的侧壁上形成栅电介质，这些侧壁被绝缘沟槽暴露；以及在绝缘沟槽内形成字线，栅电介质将这些字线与有源区分隔。
22.根据权利要求21的方法，其中，底部绝缘衬被完全从相应位线的第一侧壁清除，使得每个单侧位线接触在二个相邻的绝缘沟槽之间延伸。
23.根据权利要求21的方法，其中，位线包含过渡金属或过渡金属的氮化物。
24.根据权利要求21的方法，其中，位线包含高掺杂的半导体材料。
25.根据权利要求21的方法，其中，在用牺牲材料填充位线沟槽之前，在位线上形成帽层氧化物。
26.根据权利要求21的方法，其中，在用牺牲材料填充位线沟槽之前，在位线上方的位线沟槽的侧壁上形成顶部绝缘衬。
27.根据权利要求21的方法，其中，在提供湿法腐蚀掩模之前，在绝缘沟槽的垂直侧壁上形成氮化物隔层。
28.根据权利要求21的方法，其中，提供湿法腐蚀掩模包含淀积共形的多晶硅层；与绝缘沟槽一致地执行倾斜注入，使覆盖绝缘沟槽内位线第二垂直侧壁的多晶硅层的第二区被掺杂而覆盖绝缘沟槽内位线第一垂直侧壁的多晶硅层的第一区保持不被掺杂；以及相对于第二部分选择性地清除多晶硅层的第一部分。
29.根据权利要求21的方法，还包含下列步骤在填充断片之前，执行阱注入，使得在对应于位线的深度或更深的深度，在衬底中形成第二导电类型的掩埋层；提供重掺杂的多晶硅作为填充断片的导电材料；以及利用掺杂剂从重掺杂多晶硅的向外扩散，在与相应单侧位线接触相邻的柱的底部区中，形成第一导电类型的第一掺杂区，每个第一掺杂区通过掩埋层的剩余部分而保持与相应的相邻位线分隔开，所述剩余部分形成本体接触区。
30.根据权利要求29的方法，还包含执行进一步的阱注入的步骤，使得在柱的上部形成第一导电类型的第二掺杂区，每个第二掺杂区通过沟道区保持与相应的第一掺杂区分隔开，所述沟道区通过相应的本体接触区连接到体部分。
31.根据权利要求30的方法，其中，字线沿与沟道区相邻的绝缘沟槽的侧壁形成。
32.权利要求21所述的方法，还包含用介电材料取代牺牲材料，该介电材料形成绝缘栓。
33.权利要求21所述的方法，还包含使牺牲材料凹陷到低于字线下边缘的深度，其中，在柱行内的柱之间形成坑，且其中顶部绝缘衬的部分被暴露在坑的侧壁上；减小顶部绝缘衬的暴露部分的厚度，使得顶部绝缘衬的剩余部分有效充当栅电介质的另一些部分；用栅导体栓填充字线上边缘下方的坑的下部，其中栅导体栓连接到字线；以及用绝缘材料填充字线上边缘上方的坑上部。
34.权利要求33所述的方法，其中，当在柱的侧壁上形成栅电介质时，在暴露于绝缘沟槽内的牺牲材料的部分上形成栅电介质的临时部分，且其中，在填充坑下部之前，清除栅电介质的该临时部分。
35.权利要求34所述的方法，其中，在清除栅电介质的临时部分的过程中，顶部绝缘衬的厚度被减小。
全文摘要
提供了一种半导体储存器件的晶体管阵列。多个从半导体衬底体部分向外延伸的半导体柱被排列成行和列。每个柱形成垂直沟道存取晶体管的有源区。在柱行之间形成绝缘沟槽。掩埋字线在绝缘沟槽内沿柱行延伸。在柱列之间形成位线沟槽。位线在位线沟槽下部中垂直于字线延伸。第一和第二柱列面对相邻的每个位线。每个位线经由多晶硅形成的单侧位线接触耦合到第一柱列的柱中的有源区，并与第二柱列的柱的有源区绝缘。
文档编号H01L21/8242GK1819205SQ20051012852
公开日2006年8月16日 申请日期2005年11月30日 优先权日2004年11月30日
发明者A·蒂斯, K·米姆勒 申请人:因芬尼昂技术股份公司