专利名称：具有双层介电质间隙壁的内连导线结构及其制作方法
技术领域：
本发明是有关于一种半导体中的金属内连线(Interconnect)制程，特别是有关于一种具有双层介电质间隙壁(spacer)的内连导线结构及其制作方法。
在传统的积体电路(VLSI)的金属内连线制程上，一般是采用化学气相沉积法(CVD)将二氧化硅层形成于金属层上，以作为内金属介电层(Inter-Metal Dielectrics，简称IMD)，其主要缺陷在于由于随着积体电路的缩小化，在微影蚀刻时，对不准现象常常发生，造成的过蚀刻会破坏该内金属介电层而造成漏电流，这严重地影响产品的可靠度(reliability)；另外，随着内连导线的缩小化，细小的内连导线也常有崩塌(collapse)的现象，这亦严重地影响产品的优良率。
目前对内金属连线制程的研究多仅于金属层上方的抗反射层的研究，例如美国专利第5580701号提出的减少光阻层的摇摆效应(tanding waveeffect，或称驻波效应)的制作方法，是在金属层上方形成二氧化硅、氮化硅或氮氧化硅等的抗反射层。然而，传统的方法却无法解决积体电路日益缩小化所造成的上述严重地影响产品的优良率的问题。
参阅
图1-图3是传统内金属内连线的结构示意图。传统内金属介电层中的金属内连线的结构，包括在半导体基底100上具有多数个金属内连导线110、120，以及二氧化硅层130当作是内金属介电层130，如图1所示。
接着参阅图2，在定义插塞140时，若微影蚀刻程序发生了对不准现象而造成过蚀刻，使得插塞140太靠近基底100，就会破坏该内金属介电层130而造成漏电流。
参阅图3，随着内连导线的缩小化，细小的内连导线130也常有崩塌的现象，如150和160，这亦严重地影响产品的优良率。
为了改善上述制程的问题，本发明提供了一种具有双层介电质间隙壁的内连导线的制作方法与结构，特别适用于制作有多数个内连导线的半导体基底上，亦即半导体中的金属内连线制程。可切实地减少漏电流，提高产品的可靠度与优良率，并使上述的缺点获得改善本发明的目的在于提供一种具有双层介电质间隙壁的内连导线的结构及其制作方法，特别适用于制作有多数个内连导线的半导体基底上，克服现有技术的缺陷，切实地减少因微影的对不准现象而造成的漏电流，也更固定了金属层而不至于崩塌，达到提高产品的可靠度与优良率的目的。
发明的目的是这样实现的一种具有双层介电质间隙壁的内连导线结构，至少包含内连导线形成于半导体基底表面上，其特征是作为应力缓冲层的第一介电质间隙壁形成于该内连导线的侧壁上，以及作为蚀刻阻挡层或内连导线的固定支撑层的第二介电质间隙壁形成于该第一介电质间隙壁的表面上，第三介电层覆盖该内连导线、基底以及第二间隙壁的曝露表面。
该内连导线的顶部设置有抗反射层。该抗反射层是由钛/氮化钛或氮氧化硅所构成。该内连导线是由铝、铜或铝硅铜所构成。该第一介电层是由二氧化硅所构成。该第二介电层是由氮化硅或氮氧化硅所构成。该第三介电层是由二氧化硅所构成。该第二介电层与该第三介电层的蚀刻比大于10。
一种具有双层介电质间隙壁的内连导线结构的制作方法，其特征是它至少包含下列步骤(1)提供半导体基底，其表面上设置有多数个内连导线于该内连导线及基底表面上形成一第一介电层；(2)对该第一介电层进行回蚀刻制程，以曝露该内连导线的顶部及基底的表面，而残留于该内连导线侧壁的第一介电层成为第一介电质间隙壁；(3)于该内连导线、基底以及第一间隙壁的表面上形成第二介电层；(4)对该第二介电层进行回蚀刻制程，以曝露该内连导线的顶部及该基底的表面，而残留于该第一介电质间隙壁的第二介电层成为第二介电质间隙壁；(5)形成第三介电层以覆盖该内连导线、基底以及该第二间隙壁的曝露表面；(6)对该第三介电层进行平坦化制程。
该内连导线的顶部设置有抗反射层。该抗反射层是由钛/氮化钛或氮氧化硅所构成。该内连导线是由铝、铜或铝硅铜所构成。该第一介电层是由二氧化硅所构成。该第二介电层是由氮化硅或氮氧化硅所构成。该第三介电层是由二氧化硅所构成。该第二介电层与该第三介电层的蚀刻比大于10。
本发明的主要优点是内连导线侧壁上具有至少一层介电质间隙壁，因而能改善传统内连导线的种种缺点。切实地减少漏电流，提高产品的信赖性与优良率，并可进一步达成积体电路缩小化的目标。
下面结合较佳实施例和附图详细说明。
图1是传统金属内连导线的结构示意图。
图2是传统金属内连导线的对不准示意图。
图3是传统金属内连导线的崩塌示意图。
图4-图10是本发明的制程示意图。
图11是本发明在微影蚀刻制程对不准状态下的示意图。
图12是本发明的具有双层介电质间隙壁的内连导线结构的剖面图。
参阅图4-图10，本发明的制程包括如下步骤参阅图4，本发明的一种具有双层介电质间隙壁的内连导线结构的制造方法，是于一半导体基底200表面的多数个内连导线210、220上进行。此处的内连导线210、220可以用CVD法沉积铝、铜或铝硅铜层，并且内连导线210、220顶部更包括形成有一单层或多数层的抗反射层230，可由钛/氮化钛(Ti/TiN)及氮氧化硅(SiON)所组成。
参阅图5，首先于基底200与内连导线210、220上顺应性形成第一介电层240，其中第一介电层240的制作可利用CVD法沉积二氧化硅层，厚度约50-300。这里要说明的是本实施例的内连导线210、220包含了抗反射层230，因此为了说明方便，本实施例的图4-图10将不绘出抗反射层230。
参阅图6，利用回蚀法，以CF4为气体电浆的干蚀刻法，将部分的第一介电层240蚀刻去除，以曝露出基底200的部分表面及与内连导线210、220的顶部。而残留于内连导线210、220侧壁上的第一介电层240则形成第一介电质间隙壁250。
参阅图7，于基底200内连导线210、220以及第一介电质间隙壁250上顺应性形成第二介电层260，其中第二介电层260的制作是以CVD法沉积氮化硅或氮氧化硅等绝缘材料，厚度约50-300。
参阅图8，利用回蚀法，以CF4或NF3为气体电浆的干蚀刻法，将部分的第二介电层260蚀刻去除，以曝露出基底200的部分表面及内连导线210、220的顶部。而残留于第一介电质间隙壁250上的第二介电层260，则形成第二介电质间隙壁270。
参阅图9，利用沉积制程，例如以CVD法沉积二氧化硅层，于基底200、第一介电质间隙壁250、第二介电质间隙壁270及内连导线210、220表面上全面性形成第三介电层280。
值得注意的是，第二介电质间隙壁270要用来作为蚀刻阻挡层，因此第二介电层260与第三介电层280的蚀刻比要大于10，通常在50以下。
参阅图10，对第三介电层280施以平坦化处理，例如采用回蚀法或化学机械研磨法，以形成具有平坦表面的第三介电层280’。
参阅图11，为本发明在微影蚀刻制程的对不准状态下的示意图。在定义一插塞290时，例如是钨插塞290，若微影蚀刻程序发生了对不准现象，本发明的第二介电质间隙壁270便具有当作蚀刻阻挡层的作用，而使得插塞290能停在第二介电质间隙壁270上，而不会像传统的图2所示地继续损害第三介电层280’而造成漏电流，因此本发明能提升产品的信赖性。并且由于提高了微影误差的容忍度，所以可使设计规则能更进一步地缩小化。
还有，介于内连导线210、220和第二介电质间隙壁270之间的第一介电质间隙壁250，由于内连导线210、220具有拉应力，而第二介电质间隙壁270的氮化层具有压应力(compress stress)，因此本发明的第一介电质间隙壁250的氧化层可以当作前述内连导线210、220和氮化层之间的应力缓冲层，用以防止产生龟裂等不良缺陷，而能提高信赖性。
参阅图12，为本发明的具有双层介电质间隙壁的内连导线的结构剖面图。本发明亦提出一种具有双层介电质问隙壁的内连导线结构，至少包含有多数个内连导线210、220，第一介电质间隙壁250，形成于内连导线210、220的侧壁上以及第二介电质间隙壁270，形成于第一介电质间隙壁250上。其中内连导线210、220顶部更包含了抗反射层230。各层材质同前述的制造方法所述，此处不再赘述。
在这里需要强调的是，本发明的内连导线侧壁上具有双层介电质间隙壁，其中第一介电质间隙壁250的氧化层可当作应力缓冲层，而第二介电质间隙壁270的氮化层或氮氧化层可当作蚀刻阻挡层，因而能改善传统内连导线的种种缺点。
综由上述，本发明可切实地减少漏电流，加强固定细小的金属导线，提高对微影对不准现象的容忍度，提高产品的信赖性与优良率，并可进一步达成积体电路缩小化的目标，因此本发明具有新颖性、创造性与实用性。
本发明中所应用的物质材料与形成方法，并不限于实施例所引述者，其能由各种具恰当特性的物质和形成方法所置换，且本发明的结构空间亦不限于实施例所引用的尺寸大小。
本发明虽以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内所做些许的更动与润饰，都属于本发明的保护范围之内。
权利要求
1.一种具有双层介电质间隙壁的内连导线结构，包含内连导线形成于半导体基底表面上，其特征是作为应力缓冲层的第一介电质间隙壁形成于该内连导线的例壁上，作为蚀刻阻挡层或内连导线的固定支撑层的第二介电质间隙壁形成于该第一介电质间隙壁的表面上；第三介电层覆盖该内连导线、基底以及第二间隙壁的曝露表面。
2.根据权利要求1所述的具有双层介电质间隙壁的内连导线结构，其特征是该内连导线的顶部设置有抗反射层。
3.根据权利要求2所述的具有双层介电质间隙壁的内连导线结构，其特征是该抗反射层是由钛/氮化钛或氮氧化硅所构成。
4.根据权利要求1所述的具有双层介电质间隙壁的内连导线结构，其特征是该内连导线是由铝、铜或铝硅铜所构成。
5.根据权利要求1所述的具有双层介电质间隙壁的内连导线结构，其特征是该第一介电层是由二氧化硅所构成。
6.根据权利要求1所述的具有双层介电质间隙壁的内连导线结构，其特征是该第二介电层是由氮化硅或氮氧化硅所构成。
7.根据权利要求1所述的具有双层介电质间隙壁的内连导线结构，其特征是该第三介电层是由二氧化硅所构成。
8.根据权利要求1所述的具有双层介电质间隙壁的内连导线结构，其特征是该第二介电层与该第三介电层的蚀刻比大于10。
9.一种具有双层介电质间隙壁的内连导线结构的制作方法，其特征是它至少包含下列步骤(1)提供半导体基底，其表面上设置有多数个内连导线，于该内连导线及基底表面上形成第一介电层；(2)对该第一介电层进行回蚀刻制程，以曝露该内连导线的顶部及基底的表面，而残留于该内连导线侧壁的第一介电层成为第一介电质间隙壁；(3)于该内连导线、基底以及第一间隙壁的表面上形成第二介电层；(4)对该第二介电层进行回蚀刻制程，以曝露该内连导线的顶部及该基底的表面，而残留于该第一介电质间隙壁的第二介电层成为第二介电质间隙壁；(5)形成第三介电层以覆盖该内连导线、基底以及该第二间隙壁的曝露表面；(6)对该第三介电层进行平坦化制程。
10.根据权利要求9所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该内连导线的顶部设置有抗反射层。
11.根据权利要求10所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该抗反射层是由钛/氮化钛或氮氧化硅所构成。
12.根据权利要求9所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该内连导线是由铝、铜或铝硅铜所构成。
13.根据权利要求9所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该第一介电层是由二氧化硅所构成。
14.根据权利要求9所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该第二介电层是由氮化硅或氮氧化硅所构成。
15.根据权利要求9所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该第三介电层是由二氧化硅所构成。
16.根据权利要求9所述的具有双层介电质间隙壁的内连导线结构的制作方法，其特征是该第二介电层与该第三介电层的蚀刻比大于10。
全文摘要
一种具有双层介电质间隙壁的内连导线结构及其制作方法，提供半导体基底的表面上设置有多数个内连导线，于内连导线及基底表面上形成第一介电层；进行回蚀刻制程，残留于内连导线侧壁的第一介电层成为第一介电质间隙壁；于内连导线、基底以及第一间隙壁的表面上形成第二介电层；进行回蚀刻制程，残留于第一介电质间隙壁的第二介电层成为第二介电质间隙壁；形成第三介电层；进行平坦化制程。切实地减少漏电流，提高产品的信赖性与优良率，并可进一步达成积体电路缩小化的目标。
文档编号H01L23/52GK1391277SQ0111868
公开日2003年1月15日 申请日期2001年6月7日 优先权日2001年6月7日
发明者钟振辉, 林义雄, 徐震球 申请人:矽统科技股份有限公司