专利名称：时间相依介电崩溃测试电路及测试方法
技术领域：
本发明涉及一种时间相依介电崩溃(Time Dependent DielectricBreakdown)(TDDB)测试电路及其方法。
在以往的芯片制造过程中，测试的方法可以大致上归纳为两大类。第一类是芯片制造完成、要封装时，将测试的电路预先拉线，使得封装完成后，得以由某些特定的脚位来测试内部的芯片。这种测试的方法比较不经济，要等到产品都已经封装完成了才能测试；如果发现了制造过程中的错误，或者是芯片设计上有点问题，以致于芯片没有预期中的表现，那在制造后的这些封装成本都浪费掉了。
另外一类测试方法，则是在晶片制造过程中就加以测试，这类方法统称为晶片验收试验(WAT)(Wafer Accept Test)。而其中一种普遍采用的介电层测试方法，称为时间相依介电崩溃(TDDB)(Time Dependent Dielectric Breakdown)，其机制为先在晶片上形成介电层的测试键(test key)，此测试键的等效电路可以视为电容，因通过测试所述电容，就可以估计由同样一块晶片所制造的芯片，其介电层特性、寿命如何。其工作过程如下步骤1)设定一电源测试单元SMU(Source Measurement Unit)的电压值为Vs；步骤2)探测(probe)一测试结构(其上具有电容)并施加Vs的电压于其上，直至其崩溃，记录下其失效时间(TTF)(Time to Failure)；步骤3)探测下一个测试结构继续测试。如果测试的样本数量已经足够，则进行下一步步骤4，否则回到步骤2；步骤4)将电压Vs降低一偏差电压DV；步骤5)如果三个不同电压条件的测试样本数量都已经足够，则进行下一步步骤6，否则回到步骤2；步骤6)根据所得数据，计算其寿命(lifetime)及电压加速因子(voltageacceleration factor)β。
这种测试方法虽然可以提早得知芯片的测试结果、节省开发成本，然而，亦具有下列缺点(1)耗费时间，尤其在每一个测试结构上只有一个电容时，需要测试许多个测试结构，才能达到足够的样本数量。
(2)耗费电源测试单元(SMU)，当有多个电容时，SMU一次只能施加电压并测试一个，此时所述SMU不能做其它的事情。
而且，测试时间一拉长，对于未封装的晶片，便有污染、氧化的顾虑。因此，如何能改善测试结构、使得一个SMU能同时提供数个不同的电压、同时测试多个电容，而使得测试时间缩短，便成了重要的课题。
本发明的目的在于根据上述现有的缺点提供一种时间相依介电崩溃(TDDB)测试电路应用在晶片验收试验(WAT)阶段，以节省测试时间，提升工艺速度及效率。
为达上述目的，本发明提出一种改进的时间相依介电崩溃测试电路，用于测试一介电层，所述介电层至少构成一第一电容与一第二电容；包括一第一限流装置，与所述第一电容串联；一第二限流装置，与所述第二电容串联，并与所述第一限流装置并联；一降压装置，与所述第二电容、所述第二限流装置串联；并通过流经所述测试电路的一判断电流，判断所述第一电容与所述第二电容的崩溃。
如上所述，其中崩溃是指电容的崩溃(breakdown)造成电导通、并有一电流流经所述电容的现象。判断电流是相应所述第一电容的所述崩溃，而具一第一电流值，且流经所述第一电容，并相应所述第二电容的所述崩溃，而具一第二电流值，且流经所述第二电容，其中所述第二电流值是异于所述第一电流值。
所述第一限流装置与所述第二限流装置是为电阻，而所述降压装置是为二极管。所述介电层是为芯片制造过程中的结构，还可包括数个电容，所述测试电路还包括数个限流装置与数个降压装置，以使所述降压装置、所述限流装置、所述电容串联。所述判断电流是相应所述电容的所述崩溃而具数个电流值，而所述电流值是为不完全相同。
为达上述目的，本发明还提出一改进的时间相依介电崩溃(TDDB)测试方法，包括以下步骤提供一测试电路，其至少包括一第一电容与一第二电容；输入一固定电压至所述测试电路，并通过流经所述测试电路的一判断电流，来判断所述第一电容与所述第二电容是否具一崩溃。
如上所述，其中还包括以下步骤提供一第一限流装置并串联所述第一电容；提供一第二限流装置并串联所述第二电容；提供一降压装置，串联所述第二限流装置与所述第二电容。
由于利用了至少二个电容的测试结构，再利用降压装置控制各电容的崩溃电压，这样，用单一电源即可测试出至少二点的数据，再根据所得的数据找出加速因子，而不必再通过调整外部电压，或提供多种多部电源来测试，因此可节省测试时间提升测试效率及速度，更可降低测试的器材及成本。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
图1是本发明的测试电路结构图；图2是本发明的一较佳实施例电路结构图；图3是电流-时间曲线示意图；图4是寿命-电压曲线示意图；图5是本发明另一较佳实施例的电路结构图。
图1所示的本发明的测试电路结构图揭示本发明构想的基本布置。在同一个测试电路中，包括了C1第一电容11和C2第二电容12，彼此并联，并有R1第一电阻13和R2第二电阻14分别与它们串联。其中，由于第一电容、第二电容都是由同样的介电层组成，因此电容值视为相同，而第一电阻的电阻值大于第二电阻的电阻值，即R1＞R2。另外，尚有一个D1第一二极管17与第二电容、第二电阻串联。
在测试时，由电源测试单元(SMU)(Source Measurement Unit)供应一特定电压Vs，SMU正端18和SMU负端19间的电压差Vs在经过电路时，会有不同的电压差跨在各组件上。在电容尚未崩溃时，可视为一个电断路的组件，因此测试开始时，第一电容11跨的电压是Vs，也就是V1第一电压41；第二电容12跨的电压，是Vs减去跨在第一二极管17上电压后的电压值，也就是V2第二电压42，所以第二电压比第一电压来的小。且由于电容为电断路，各电阻都未跨电压，故电路尚无电流。
当经过一段时间，第一电容崩溃时，电容变成电通路，此时整个第一电压的电位差会跨在第一电阻上，因此会产生一第一电流15，其值为第一电流I1＝第一电压V1/第一电阻R1通过在SMU负端19检测一判断电流，可由所述电流值的发生，得知电容的崩溃，并在此时间记录下第一电容的寿命(TTF)。
再经过一段时间后，第二电容崩溃，在同样的机制下会产生一第二电流16，其值为第二电流I2＝第二电压V2/第二电阻R2其中第二电压V2是为第一电压V1减去跨在第一二极管上的电压。此时在SMU负端检测到的所述判断电流，就是第一电流I1和第二电流I2之和；通过检测到此电流值的发生也可得知第二电容的崩溃、得以记录下其寿命(TTF)。
如此的测试布置就可以巧妙地使一个SMU同时提供不同的电源给不同的电容做测试，并且由同样的检测方式得知各电容的寿命(TTF)，而不会限制一次只能测试一个电容。只要各电流的总和在SMU的承受范围内，这种布置可以大幅地缩短测试的时间。
而在进行实际的测试时，通常是对测试电路提供三种不同的电压来测量其寿命(TTF)，因此进一步的布置请参考图2，本发明的一较佳实施例电路结构图。
在图2中，增加了一个第三电容21与前两个电容并联，除了串联一第三电阻22，还有第二二极管24和第三二极管25共两个二极管与之串联。其中第三电阻的电阻值小于第二电阻的电阻值，也就是R1＞R2＞R3。其工作原理与前述类似，第三电容崩溃时所产生的第三电流，其值为第三电流I3＝第三电压V3/第三电阻R3其中第三电压V3，是为第一电压V1减去跨在第二二极管及第三二极管上电压后的电压值。此乃因为二极管所跨的电压基本为一固定值，故以数量的改变控制跨电压值的改变，便利于制造。
通过检测SMU负端检测到的所述判断电流，可由电流值的变化得到所述电容的TTF，参考图3，电流-时间曲线示意图。
图中横轴上的t1第一寿命31，即为第一电容的TTF；t2第二寿命32，为第二电容的TTF；t3第三寿命33，即对应第三电容的TTF。由图中可看出，原本电路并无电流通过，到了t1，也就是第一电容崩溃时，开始有I1的电流通过；到了t2，第二电容崩溃，产生I2，因此总电流为I1+I2；到了t3，第三电容崩溃时，总电流就变成了I1+I2+I3。之间的电流区别很显著，因此在测量方面不会有什么困难，可以很快地获得三种不同电压施加于电容上时所述电容--也就是所述晶片的介电层--所能承受的程度。
由这些数据就可以估算所述晶片制造出来的芯片，其寿命如何。估算的方法请参考图4，寿命-电压曲线示意图。有了第一电压41、第二电压42、第三电压43共三个电压值下，相对应的TTF后，即可得如图的曲线，其斜率即为电压加速因子(voltageacceleration factor)β。并得以进一步延长所述曲线，而估计在正常的工作电压下，所述介电层的寿命，同时亦可估算所述晶片上组件的正常操作寿命。
上述的图2布置中，已经解决了在实际操作中通常会以三个电压值，而不只两个电压值来作测试的问题。虽然得以使一SMU同时对三个电容施加三个不同的电压，减少了变换电压值再进行测试的时间；然而在实际测试时，通常还是会对数个电容施加同样的电压来测试、取其TTF的平均值，以得到较精确的数值来估算。因此，更进一步的改进布置，可参考图5。
图5所示的本发明的第二较佳实施例的电路结构图中，并联了更多的电容。若以往对于同样的电压值，需要测试N个电容，则可以利用N个电容并联来测试。而对于电压的控制，则是以电容串联的二极管数目来控制，也就是N个电容不接二极管，N个电容各自串联一个二极管，N个电容各自串联两个二极管，以此类推。而并联的各电容，也都要各自串联电阻，其值各异。以图5中的布置为例，R4第四电阻51、R5第五电阻52、R6、第六电阻53，其值递减，也就是R1＞R2＞R3＞R4＞R5＞R6，以于各电容崩溃时造成不同的电流值，便于检测。
这样的布置，就可以一次解决施加多个不同的电压、每个电压都要施于数个电容上的繁复工作，在一次的探测(probe)中就可以得到所有电容的TTF、得以计算出电压加速因子β、芯片的寿命，大大的缩短了测试的时间。更进一步可以通过在晶片上特定位置设定电容，由所述电容的TTF得到所述晶片各特定位置的状况，而得以判断晶片的材质是否分布均匀以有助于芯片异常时的分析。
由以上可知，本发明的改进测试电路，其布置极为简单、容易实施，却也具有极易扩充、针对不同目的加以改进的特性。而其同时处理多个电压、电容的方式，也能对测试时间的缩短具有惊人的改善。所以吾人可得以下两点结论一、应用了本发明的测试电路，可以有效的缩短测试时间，大幅降低检测错、制造的成本。二、本发明的布置简洁，对不同的目的要求可以有快速的改进，非常具有弹性。因此，本发明可提高产品价值与市场竞争力、极有开发潜力。
权利要求
1.一种改进的时间相依介电崩溃测试电路，用于测试一介电层，所述介电层至少构成一第一电容与一第二电容，其特征在于，所述电路包括一第一限流装置，是与所述第一电容串联；一第二限流装置，是与所述第二电容串联，并与所述第一限流装置并联；以及一降压装置，是与所述第二电容、所述第二限流装置串联；通过流经所述测试电路的一判断电流，判断所述第一电容与所述第二电容的一崩溃。
2.如权利要求1所述的改进的时间相依介电崩溃测试电路，其特征在于，所述崩溃，是指电容的崩溃(breakdown)造成电导通、并有一电流流经所述电容的现象。
3.如权利要求1所述的改进的时间相依介电崩溃测试电路，其特征在于，所述判断电流是因应所述第一电容的所述崩溃，而具一第一电流值，并流经所述第一电容。
4.如权利要求1所述的改进的时间相依介电崩溃测试电路，其特征在于，所述判断电流是因应所述第二电容的所述崩溃，而具一第二电流值，并流经所述第二电容。
5.如权利要求4所述的改进的时间相依介电崩溃测试电路，其特征在于，所述第二电流值是异于所述第一电流值。
6.如权利要求1所述的改进的时间相依介电崩溃测试电路，其特征在于，所述第一限流装置与所述第二限流装置是为电阻。
7.如权利要求1所述的改进的TDDB测试电路，其特征在于，所述降压装置是为二极管。
8.如权利要求1所述的改进的时间相依介电崩溃测试电路，其特征在于，所述介电层是为芯片制造过程中的结构。
9.如权利要求1所述的改进的时间相依介电崩溃测试电路，其特征在于，所述介电层还包含数个电容。
10.如权利要求9所述的改进的时间相依介电崩溃测试电路，其特征在于，所述测试电路还包含数个限流装置，并与所述电容串联。
11.如权利要求10所述的改进的时间相依介电崩溃测试电路，其特征在于，所述测试电路还包括数个降压装置，与所述限流装置、所述电容串联。
12.如权利要求9所述的改进的时间相依介电崩溃测试电路，其特征在于，所述判断电流，是相应所述电容的所述崩溃而具数个电流值，而所述电流值是为不完全相同。
13.一种改进的时间相依介电崩溃测试方法，包括下列步骤提供一测试电路，所述测试电路至少包含一第一电容与一第二电容；以及输入一固定电压至所述测试电路，并通过流经所述测试电路的一判断电流，来判断所述第一电容与所述第二电容是否崩溃。
14.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，还包括提供一第一限流装置，所述第一限流装置串联所述第一电容；提供一第二限流装置，所述第二限流装置串联所述第二电容；以及提供一降压装置，所述降压装置串联所述第二限流装置与所述第二电容。
15.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述崩溃是指电容的破坏崩溃造成电导通、并有一电流流经所述电容的现象。
16.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述判断电流是相应所述第一电容的所述崩溃，而具一第一电流值，并流经所述第一电容。
17.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述判断电流是相应所述第二电容的所述崩溃，而具一第二电流值，并流经所述第二电容。
18.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述第二电流值是异于所述第一电流值。
19.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述第一限流装置与所述第二限流装置是为电阻。
20.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述降压装置是为二极管。
21.如权利要求13所述的改进的时间相依介电崩溃测试方法，其特征在于，所述测试电路是形成于一介电层上。
22.如权利要求21所述的改进的时间相依介电崩溃测试方法，其特征在于，所述介电层是为芯片制造过程中的结构。
23.如权利要求13所述的改进的TDDB测试方法，其特征在于，所述介电层还包括数个电容。
24.如权利要求23所述的改进的时间相依介电崩溃测试方法，其特征在于，所述测试电路还包括数个限流装置并与所述电容串联。
25.如权利要求24所述的改进的时间相依介电崩溃测试方法，其特征在于，所述测试电路还包括数个降压装置，与所述限流装置、所述电容串联。
26.如权利要求23所述的改进的时间相依介电崩溃测试方法，其特征在于，所述判断电流是相应所述电容的所述崩溃而具数个电流值，而所述电流值是为不完全相同。
全文摘要
一种时间相依介电崩溃测试电路用于测试芯片制造过程中的一介电层,包括形成数个电容于介电层上并提供限流装置、降压装置等单元,与电容串联,通过检测流经电容的电流变化来判断电容的崩溃与否,更进一步来判定芯片的优劣。测试过程提供一固定电压源于测试电路,并通过限流装置、降压装置的作用,使跨于电容的电压不完全相同,因而可通过流经电容的不同电流量来检测电容的崩溃并可得知介电层所形成的电容在不同电压下的耐受性。
文档编号H01L21/66GK1387245SQ01119768
公开日2002年12月25日 申请日期2001年5月21日 优先权日2001年5月21日
发明者刘建瑜, 赖明仪 申请人:华邦电子股份有限公司