专利名称：肖特基势垒二极管的制造方法
技术领域：
本发明涉及高频电路采用的化合物半导体的肖特基势垒二极管的制造方法，尤其涉及可形成再现性好的肖特基结的化合物半导体的肖特基势垒二极管的制造方法。
背景技术：
由于世界移动电话市场的扩大，数字卫星发送接收机的需要高涨，随之高频设备的需要急速增长。作为其元件为处理高频经常使用使用了砷化镓(GaAs)的场效应晶体管，随之不断开发使所述开关电路自身集成化的单片微波集成电路(MMIC)和本机振荡用FET。
GaAs肖特基势垒二极管也因用于基站等而提高了用量。
图6表示现有肖特基势垒二极管的动作区域部分的剖面图。
在n+型GaAs基板21上层积6μm左右的n+型外延层22(5×1018cm-3)，再堆积例如3500的构成动作层的n型外延层23(1.3×1017cm-3)。
构成欧姆电极28的第一层金属层是与n+型外延层22形成欧姆结的AuGe/Ni/Au。第二层金属层是Ti/Pt/Au。该第二层金属层的图形有阳极侧和阴极侧两种。阳极侧与n型外延层23形成肖特基结。以下将具有该肖特基结区域31a的阳极侧第二层金属层成为肖特基电极31。肖特基电极31也构成形成阳极接合接点的第三层镀Au层的衬底电极，使双方的图形完全重叠。阴极侧的第二层金属层与欧姆电极接触，并进一步成为形成阴极接合接点的第三层镀Au层的衬底电极，阳极侧同样使双方的图形完全重叠。肖特基电极31由于需要将其图形的端部位置配置在聚酰亚胺层的上面，故在肖特基结区域31a周边，在阴极侧重迭16μm进行图形制作。肖特基结部以外的基板是阴极电位，在阳极电极34和形成阴极电位的GaAs交叉的部分，为绝缘设有聚酰亚胺层30。该交叉部分的面积形成1300μm2左右，由于具有大的寄生电容，需要使其间隔距离为6～7μm左右的厚度，来缓和寄生电容。聚酰亚胺根据其低的介电常数和可很厚地形成的性质用作层间绝缘层。
肖特基结区域31a为了确保10V左右的耐压和良好的肖特基特性，设置在3×1017cm-3左右的n型外延层23上。另外，欧姆电极28为了降低取出电阻设在由台面型晶体管蚀刻法使其露出的n+型外延层22的表面上。n+型外延层22的下层为高浓度的GaAs基板21，作为背面电极设有作为欧姆电极28的AuGe/Ni/Au，也可对应自基板背面取出的机种。
图7至图11表示现有肖特基势垒二极管的制造方法。
图7中，利用台面型晶体管蚀刻法使n+型外延层22露出，附着第一层金属层形成欧姆电极28。
也就是说，在n+型GaAs基板21上层积6μm左右的n+型外延层22(5×1018cm-3)，再在其上堆积例如3500的n型外延层23(1.3×1017cm-3)。然后，用氧化膜25覆盖整个面，进行光刻工艺，在预定的欧姆电极28的抗蚀剂层选择性地开窗。然后，以该抗蚀剂层为掩模蚀刻预定的欧姆电极28部分的氧化膜25，并进行n型外延层23的台面型晶体管蚀刻，使n+型外延层22露出。
然后，依次真空蒸镀并层积第一层金属层即AuGe/Ni/Au这三层。之后，除去抗蚀剂层，在预定的欧姆电极28部分留下金属层。接着通过合金化处理，在n+型外延层22上形成欧姆电极28。
图8中，形成肖特基接触孔29。在整个面上形成新的抗蚀剂层，进行光刻工艺，在预定的肖特基结区域31a部分选择性地开窗。然后，蚀刻露出的氧化膜25，之后除去抗蚀剂，形成预定的肖特基结区域31a部的n型外延层23露出的肖特基接触孔29。
图9中，形成用于绝缘的聚酰亚胺层30。在整个面上数次涂敷聚酰亚胺，设置厚的聚酰亚胺层30。在整个面上形成新的抗蚀剂层，进行光刻工艺，选择性地开窗，从而留下预定的聚酰亚胺层30部分。然后，湿式蚀刻并除去露出的聚酰亚胺。然后，除去抗蚀剂层，使聚酰亚胺层30固化，形成6～7μm的厚度。
图10中，蚀刻肖特基接触孔29内露出的n型外延层23，形成肖特基电极31。
以肖特基接触孔29周围的氧化膜25为掩模蚀刻n型外延层23。如前所述，在肖特基接触孔29形成后，在n型外延层23表面露出的状态下形成聚酰亚胺层30。肖特基结必须形成在清净的GaAs表面上，因此，要在肖特基电极形成前蚀刻n型外延层23表面。并且，为了确保作为动作层最佳厚度的2500，要精密地控制温度及时间，进行湿式蚀刻使厚度自3500 变为2500。
然后，依次真空蒸镀Ti/Pt/Au，形成兼作阳极电极的衬底电极的肖特基电极31及阴极电极35用衬底电极。
图11中，形成成为阳极电极34及阴极电极35的Au镀层。
在使预定的阳极电极34及阴极电极35部分的衬底电极露出，用抗蚀剂层覆盖其他部分后，进行电解镀金。此时，抗蚀剂层成为掩模，进在衬底电极露出的部分附着镀金，形成阳极电极34、阴极电极35。衬底电极设在整个面上，在除去抗蚀剂后，用Ar等离子体进行离子蚀刻，削去未镀金的部分的衬底电极，进行图形制作形成阳极及阴极电极34、35的形状。此时，镀金部分虽也被多少削去，但具有6μm左右的厚度，故没有问题。
然后，对背面依次蒸镀AuGe/Ni/Au，进行合金化处理，形成背面的欧姆电极28。
化合物半导体肖特基势垒二极管当前工序完成后，进入进行组装的后工序。晶片状的半导体芯片被切割，分离为单独的半导体芯片，将该半导体芯片固定安装在框架(未图示)上，然后，用接合引线连接半导体芯片的阳极及阴极接合接点和规定的引线(未图示)。接合引线使用金属线，用公知的针脚式接合法连接。然后，传递模模装，进行树脂封装。
发明内容
现有肖特基势垒二极管的基板结构形成可对应多机种自背面也可取出阴极的结构，形成在n+型GaAs基板上设置n+型外延层，并为确保规定的特性在其上层设置1.3×1017cm-3左右的n型外延层的结构。
肖特基电极必需确保规定的特性，故要使n型外延层的清净表面露出，并蒸镀金属，形成肖特基结。欧姆电极为了降低取出电阻，要在其下层的n+型外延层形成欧姆结。
现有的制造方法存在下述问题。
第一，肖特基结区域31a肖特基接合在最上层的n型外延层23上，为确保考虑动作层耐压及电阻后的最佳厚度即2500，自3500左右的n型外延层23蚀刻至2500而形成。此时的蚀刻是湿式蚀刻，时间及温度、以及蚀刻液内晶片的振幅、振速等的控制很困难，而且，必需在规定的保鲜时间内使用蚀刻液。因此，使用该方法，会因晶片不同而产生偏差，很难实现动作区域的特性的再现性及高频特性的提高。
第二，由于采用台面结构，需要增加工序量的台面型晶体管蚀刻法，会因抗蚀剂膜和氧化膜的密接性的偏差而产生不良。另外，同时需要作为层间绝缘膜的聚酰亚胺层形成工序及在聚酰亚胺层上设置电极的取出的镀金形成工序等，存在制造流程复杂化、时间上效率低等问题。
化合物半导体由于其基板的价格本身高，故为了合理化，谋求制造工序的简化及效率化是重要课题，同时，期望得到再现性好且稳定的肖特基势垒二极管的特性。
本发明就是基于上述课题而开发的，其提供一种肖特基势垒二极管的制造方法，这种方法包括在非掺杂化合物半导体基板上层积一导电型外延层及稳定的化合物半导体层，在预定的第一电极下的化合物半导体层表面上形成一导电型高浓度离子注入区域的工序；形成与高浓度离子注入区域呈欧姆结的第一电极的工序；在化合物半导体层表面上蒸镀肖特基金属后，进行热处理，使肖特基金属的一部分扩散埋入到化合物半导体层，形成与化合物半导体层下层的外延层界面形成肖特基结的第二电极的工序；形成分别与第一及第二电极接触的金属层的工序。该方法可实现制造工序的简化及效率化，并且再现性好，特性稳定且可提高高频特性。
图1是说明本发明半导体装置的剖面图；图2是说明本发明半导体装置的制造方法的剖面图；图3是说明本发明半导体装置的制造方法的剖面图；图4是说明本发明半导体装置的制造方法的剖面图；图5是说明本发明半导体装置的制造方法的剖面图；图6是说明现有半导体装置的剖面图；图7是说明现有半导体装置的制造方法的剖面图；图8是说明现有半导体装置的制造方法的剖面图；图9是说明现有半导体装置的制造方法的剖面图；图10是说明现有半导体装置的制造方法的剖面图；
图11是说明现有半导体装置的制造方法的剖面图。
具体实施例方式
参照图1至图5详细说明本发明的实施例。
本发明的肖特基势垒二极管包括化合物半导体基板1；高浓度外延层2、外延层3及稳定的化合物半导体层4；高浓度离子注入区域7；第一电极8；第二电极11；和金属层14、15。
图1是动作区域部分的剖面图。
化合物半导体基板1是非掺杂GaAs基板，在其上层积5000的n+型外延层2(5×1018cm-3)、2500的n型外延层3(1.3×1017cm-3)及200的非掺杂InGaP层4。任何层均不形成台面，为平坦的基板结构。并且，由最上层的InGaP层4保护易受外部污染的n型外延层3的表面。
高浓度离子注入区域7设定为自欧姆电极8之下的InGaP层4表面到达n+型外延层2。沿圆形肖特基电极11外周设置，与欧姆电极8大致重叠设置，肖特基电极11和高浓度离子注入区域7的间隔距离是1μm。也就是说，取代现有采用台面结构的情况，形成在保持平面结构的情况下在表面上设置高浓度离子注入区域7的结构，不设置台面即可实现欧姆结。
作为第一电极的欧姆电极8是与高浓度离子注入区域7接触的第一层金属层。依次蒸镀AuGe/Ni/Au，将肖特基结部分制图形成刻成圆形的形状。与邻接的肖特基电极11的间隔距离为2μm。
作为第二电极的肖特基电极11是依次蒸镀Pt/Ti/Pt/Au的第二层金属层。制图形成直径10μm的圆形，与InGaP层4下层的n型外延层3形成肖特基结。
作为动作区域的n型外延层3为了要得到耐压等规定的特性，其厚度最好为2500。通过设置InGaP层4，n型外延层3在将要形成肖特基电极11之前，由InGaP层4保护，可与2500的n型外延层3形成高品质、高精度的肖特基结。另外，由于InGaP层4是非掺杂，故可抑制第二层金属层形成的肖特基结侧面部的电容的产生。
金属层是由形成阳极电极14及阴极电极15的第三层即Ti/Pt/Au构成的蒸镀金属层。阳极电极14与肖特基电极11接触，延伸至阳极接合区域，形成阳极接合接点14a。且通过氮化膜5与欧姆电极8或阴极电位的GaAs绝缘。
在阳极接合接点部14a之下，注入硼等设置绝缘的区域6(以下将其称作绝缘区域)。利用到达非掺杂GaAs基板的绝缘区域6可将阴极电位的GaAs和阳极电极14绝缘，故可不设聚酰亚胺及氮化膜而直接将引线焊接部固定安装在基板上。
阴极电极15与阳极电极14相对设置，与欧姆电极8接触，延伸至阴极接合区域，形成阴极接合接点15a。欧姆电极8接触的高浓度离子注入区域7及n+型外延层2变为阴极电位(电极)。阴极接合接点15a直接固定安装在InGaP层4表面。
图2至图5详细说明本发明的肖特基势垒二极管的制造方法。
肖特基势垒二极管的制造方法包括在非掺杂化合物半导体基板上层积一导电型外延层及稳定的化合物半导体层，在预定的第一电极下的化合物半导体层表面上形成一导电型高浓度离子注入区域的工序；形成与高浓度离子注入区域呈欧姆结的第一电极的工序；在化合物半导体层表面上蒸镀肖特基金属后，进行热处理，使肖特基金属的一部分扩散埋入到化合物半导体层，形成与化合物半导体层下层的外延层界面形成肖特基结的第二电极的工序；形成分别与第一及第二电极接触的金属层的工序。
如图2所示，本发明的第一工序中，在非掺杂化合物半导体基板1上层积一导电型外延层3及稳定的化合物半导体层4，在预定的第一电极8下的化合物半导体层4表面上形成一导电型高浓度离子注入区域7。
本工序是构成本发明的特征的工序，贯通预定的形成欧姆电极8的区域的n型外延层3直到n+型外延层2形成高浓度离子注入区域7。
也就是说，在非掺杂GaAs基板1上堆积5000的n+型外延层2(5×1018cm-3)，在其上堆积2500的n型外延层3(1.3×1017cm-3)。再在其上层设置200的非掺杂InGaP层4。这里InGaP层4是稳定的化合物半导体层，形成保护GaAs不受外部污染的钝化膜。
其后，用氮化膜5覆盖整个面，设置抗蚀剂层，进行光刻工艺，对预定的绝缘区域6上的抗蚀剂层选择性地开窗。然后，以该抗蚀剂层为掩模，离子注入B+杂质，形成直至非掺杂GaAs基板1的绝缘区域6，实现阴极电位的GaAs与阳极接合接点14a的绝缘。
接着，进行光刻工艺，对预定的形成高浓度离子注入区域7的区域上的抗蚀剂层选择性地开窗。然后，以该抗蚀剂层为掩模，离子注入高浓度的n型杂质(Si+、1×1018cm-3左右)，贯通预定的欧姆电极8部分的InGaP层4、n型外延层3，形成直到n+型外延层2的高浓度离子注入区域7。此时，离子注入通过在不同的条件下，分多次注入等进行，使高浓度离子注入区域7的杂质浓度在深度方向尽可能均匀。
然后，除去抗蚀剂层，再次沉积氮化膜5，进行高浓度离子注入区域7及绝缘区域6的活化退火。
如图3所示，在本发明第二工序中，形成与高浓度离子注入区域7表面呈欧姆结的第一电极8。
在整个面上形成抗蚀剂层，进行光刻工艺，对预定的形成欧姆电极8的部分选择性地开窗。除去自抗蚀剂层露出的氮化膜5，依次真空蒸镀层积第一层金属层即AuGe/Ni/Au这三层。然后，通过剥离除去抗蚀剂层，在预定的欧姆电极8部分留下第一层金属层。接着利用合金化处理，在高浓度离子注入区域7表面形成欧姆电极8。
如图4所示，在本发明的第三工序中，在化合物半导体层4表面上蒸镀肖特基金属10后，进行热处理，使肖特基金属10的一部分扩散埋入到化合物半导体层4，形成与化合物半导体层4下层的外延层3界面形成肖特基结的第二电极11 。
本工序是构成本发明的特征的工序，在InGaP层4表面上蒸镀肖特基金属10之后，进行热处理，利用肖特基金属10的埋入形成肖特基结。
在图4(A)中，在整个面上形成新的抗蚀剂层，进行光刻工艺，使预定的肖特基电极11部分选择性地开窗。干式蚀刻露出的氮化膜5后，形成预定的肖特基电极11部的InGaP层4露出的肖特基接触孔9。然后在整个面上顺序真空蒸镀并层积作为肖特基金属10的第二层金属层Pt/Ti/Pt/Au这四层。然后，通过剥离除去抗蚀剂层，在肖特基接触孔9留下肖特基金属层10。
在图4(B)中，接着在400℃上下进行热处理。通过热处理使肖特基金属10最下层的Pt扩散到InGaP层4，从而，使肖特基金属10被埋入，到达n型外延层3的界面。这样，不进行现有的复杂的蚀刻控制而形成与n型外延层3形成肖特基结的肖特基电极11。也就是说，直至将要形成肖特基结之前，GaAs界面均被InGaP覆盖，可在GaAs界面非常良好的状态下形成肖特基结。并且，进行埋入的热处理在InGaP层4停止埋入，形成动作区域的n型外延层3可维持能得到规定特性的2500。这里，肖特基金属10只要是最下层为Pt的蒸镀金属层就不限于上述情况。
也就是说，利用作为钝化膜的InGaP层4可容易地形成肖特基电极11，该肖特基电极11与n型外延层3表面形成良好的肖特基结。在现有的制造方法中，时间及温度以及蚀刻液内的晶片的振幅、振速等的精密控制非常困难，并且，要求在规定的保鲜时间内使用蚀刻液。但是，根据本发明的制造方法，通过预先形成作为动作层最佳的2500的外延层3，利用热处理，将最下层为Pt的肖特基金属层扩散埋入InGaP层，这样，动作层厚度的控制容易。并且，不进行目前复杂的蚀刻控制，在形成肖特基结之前由InGaP层保护n型外延层的表面，故可形成再现性好的肖特基结，可制作特性稳定的肖特基势垒二极管。
如图5所示，本发明的第四工序是形成分别与第一电极8及第二电极11接触的金属层14、15。
本工序也是构成本发明特征的工序，为了取出肖特基电极11及欧姆电极8，要形成构成阳极电极14及阴极电极15的蒸镀金属层。
首先，在整个面上再次淀积作为层间绝缘膜的5000左右的氮化膜5。形成抗蚀剂层，进行光刻工艺使作为接触部的肖特基电极11、欧姆电极8及阳极接合接点14a、阴极接合接点15a部分选择性开窗，对氮化膜5进行蚀刻。在除去抗蚀剂后，再设置新的抗蚀剂层，进行光刻工艺使所需的阳极电极14、阴极电极15的图形选择性开窗。在整个面上依次蒸镀Ti/Pt/Au，通过剥离形成阳极电极14及阴极电极15，搭接(バツクラツプ)背面。
这里，阳极电极14及阴极电极15是用通常的剥离法形成的蒸镀金属。并且，与阳极电极14及阴极电极15的层间绝缘膜是氮化膜5，接合接点部也可直接固定安装在基板上，故可省略聚酰亚胺层。这样，可省略目前在聚酰亚胺层上为消除聚酰亚胺的缺陷而很厚地设置的配线及形成接合接点的镀金工序。
目前的厚的聚酰亚胺层的形成工序由于需要数次涂敷及固化，很费时间并且工序复杂。并且，镀金层的形成工序也是增加制造工序数的主要原因。但是，根据本发明的制造方法，可省略这些聚酰亚胺层及镀金层形成工序，可实现制造工序的大幅度简化和效率化。
化合物半导体肖特基势垒二极管在完成前工序后，进入进行组装的后工序。晶片状的半导体芯片被切割，分离为单个的半导体芯片，将该半导体芯片固定安装在框架(未图示)上后，用接合引线将半导体芯片的接合接点14a、15a和规定的导线(未图示)连接。接合引线用金细线，采用公知的针脚型接合法进行连接。然后，进行传递模模装，进行树脂封装。
根据本发明的制造方法，可得到如下所示的效果。
第一、利用钝化膜即InGaP层可容易地形成与n型外延层表面形成良好的肖特基结的肖特基电极。通过预先形成作为动作层最佳的2500的外延层3，利用热处理，将最下层为Pt的肖特基金属层扩散埋入InGaP层，这样，动作层厚度的控制容易。并且，不进行目前的复杂的蚀刻控制，在形成肖特基结之前由InGaP层保护n型外延层的表面，故可形成再现性好的肖特基结，可制造特性稳定的肖特基势垒二极管。
在现有的制造方法中，时间及温度以及蚀刻液内的晶片的振幅、振速等的精密控制非常困难，并且，要求在规定的保鲜时间内使用蚀刻液。但是根据本发明的制造方法，可提高成品率，并形成稳定的肖特基结，可抑制对高频电路而言非常重要的特性的偏差。
第二、上述肖特基势垒二极管的制造可提高效率并简化制造工序。具体地说，是台面型晶体管蚀刻工序、肖特基结形成前的n型外延层蚀刻工序、聚酰亚胺层形成工序、镀金工序等。由于聚酰亚胺层要形成6～7μm厚，故要重复数次涂敷而形成。数次涂敷聚酰亚胺层要花费时间，制造流程也复杂了。而如果不需要聚酰亚胺，则镀金层的电极也不再需要。目前为了防止焊料安装时的热量及引线接合时的应力引起的电极的开裂和变形，必需确保电极的强度，由厚的镀金层形成阳极电极及阴极电极。但是，由于如果不需要聚酰亚胺层就不需考虑其影响。也就是说，不再需要镀金电极，仅由Ti/Pt/Au的蒸镀金属即可形成阳极电极及阴极电极，可靠性也提高了。并且，由于消除了目前引起成品率低的上述原因，故成品率也提高了。
第三、由于可省略聚酰亚胺层形成工序及镀金形成工序，故可大幅度消减成本。
也就是说，可提供再现性好具有稳定的高频特性的肖特基势垒二极管的实现制造工序简化和高效率的制造方法。
权利要求
1.一种肖特基势垒二极管的制造方法，其特征在于，包括在一导电型外延层上层积稳定的化合物半导体层的工序；在所述化合物半导体层表面上蒸镀肖特基金属后，进行热处理，使所述肖特基金属的一部分扩散埋入到所述化合物半导体层，并与所述外延层界面形成肖特基结的工序。
2.一种肖特基势垒二极管的制造方法，其特征在于，包括在非掺杂化合物半导体基板上层积一导电型外延层及稳定的化合物半导体层，在预定的第一电极下的所述化合物半导体层表面上形成一导电型高浓度离子注入区域的工序；形成与所述高浓度离子注入区域成欧姆结的第一电极的工序；在所述化合物半导体层表面上蒸镀肖特基金属后，进行热处理，使所述肖特基金属的一部分扩散埋入到所述化合物半导体层，形成与所述化合物半导体层下层的所述外延层界面形成肖特基结的第二电极的工序；形成分别与所述第一及第二电极接触的金属层的工序。
3.一种肖特基势垒二极管的制造方法，其特征在于，包括在非掺杂化合物半导体基板上层积一导电型高浓度外延层、一导电型外延层及稳定的化合物半导体层，自预定的第一电极下的化合物半导体层表面至所述高浓度外延层形成一导电型高浓度离子注入区域的工序；形成与所述高浓度离子注入区域成欧姆结的第一电极的工序；在所述第一电极包围外周的所述化合物半导体层表面上蒸镀肖特基金属后，进行热处理，使所述肖特基金属的最下层扩散埋入到所述化合物半导体层，形成与所述化合物半导体层下层的所述外延层界面形成肖特基结的第二电极的工序；形成分别与所述第一及第二电极接触的金属层的工序。
4.如权利要求1～3任一项所述的肖特基势垒二极管的制造方法，其特征在于，所述肖特基金属是将最下层为Pt的多层金属层依次蒸镀而形成的。
5.如权利要求1～3任一项所述的肖特基势垒二极管的制造方法，其特征在于，在形成肖特基结之前由所述化合物半导体层保护所述外延层的表面。
全文摘要
一种肖特基势垒二极管的制造方法。目前，在形成肖特基结部分时需要非常精密的蚀刻控制，再现性差，高频特性不稳定。本发明的肖特基势垒二极管的制造方法可提供一种不需复杂的蚀刻控制、再现性好且稳定的肖特基势垒二极管。在基板表面上层积InGaP层，蒸镀Pt/Ti/Pt/Au之后，利用热处理将Pt埋入InGaP层，与GaAs界面形成肖特基结。
文档编号H01L21/02GK1400641SQ0212723
公开日2003年3月5日 申请日期2002年7月29日 优先权日2001年7月27日
发明者浅野哲郎, 小野田克明, 中岛好史, 村井成行, 冨永久昭, 平田耕一, 榊原干人, 石原秀俊 申请人:三洋电机株式会社