专利名称：浅沟渠隔离的平坦化方法
技术领域：
本发明涉及半导体制造工艺，特别是有关于浅沟渠隔离的平坦化方法，由不同选择比的研浆进行多步骤的平坦化制造过程，以快速地在晶圆的浅沟渠隔离形成均匀化的构形。
背景技术：
随着半导体制造工艺的微细化，组件的高性能及高度集成化的要求越来越高，使得平坦化工艺中组件表面结构的平整性格外重要。特别是在浅沟渠隔离制程中，经常利用化学机械研磨(Chemical Mechanical Polishing，CMP)进行介电层的研磨制程。如图1和图2所示，是传统浅沟渠隔离的平坦化方法的制造流程剖面图。
首先在图1中，在基材100上依序形成垫氧化层102与氮化硅层104，且在基材100中形成浅沟渠106。随后在基材100与浅沟渠106中，使用化学气相沉积法(CVD)形成氧化硅层110。然后在图2中，进行单一研磨制程，利用高选择比的研浆，直接以化学机械研磨(CMP)法去除高于氮化硅层104的氧化硅层110。在图3中，以热磷酸去除氮化硅层104，最后使用氢氟酸水溶液去除垫氧化层102，以在浅沟渠106中形成氧化硅插塞112。
由于化学机械研磨制程是利用高选择比的研浆，由单一制程步骤研磨氧化硅层110，实验结果显示，在晶粒区域114以外的晶圆区域116的氧化硅层高度差高达700至1000埃，甚至更高。也就是说，在晶圆中心的晶粒区域114与晶圆区域116的高度差过大，使得整片晶圆的均匀度不佳，影响制程的合格率。
此外，在晶圆的研磨制程中，高选择比研浆对氧化硅层110的移除速率较低。因此，当使用单一步骤进行研磨制程时，不仅会降低研磨制程的产量，同时也会耗费大量的研浆，才能移除特定高度的氧化硅层。而且研磨的时间越长，越容易产生磨痕及缺陷，而严重影响组件的品质，因而提高整体的制造成本。尤其是当组件的集成度越高时，高选择比研浆的研磨时间比一般选择比研浆所花费的研磨时间更长。
因此，如何改善晶圆区域及晶粒区域的表面均匀度，以及如何利用化学机械研磨制程快速地形成浅沟渠隔离结构，以降低生产成本，已成为目前半导体厂商亟需解决的课题。
发明内容
本发明的主要目的是利用浅沟渠隔离的平坦化方法，由不同选择比的研浆进行多步骤的平坦化制程，以快速地在晶圆上形成浅沟渠隔离。
本发明的另一目的是利用浅沟渠隔离的平坦化方法，由不同选择比的研浆进行多步骤的平坦化制程，以形成表面均匀的晶圆区域及晶粒区域。
本发明的另一目的是利用浅沟渠隔离的平坦化方法，由均匀表面结构的晶圆区域及晶粒区域，以有效保护组件区域。
根据上述的目的，本发明提出一种浅沟渠隔离的平坦化方法。首先提供一基材，接着依序在基材上形成垫氧化层及掩膜(Mask)层。然后在垫氧化层及掩膜层中形成开口，并且暴露出基材。接着利用掩膜层作为蚀刻掩膜，用以蚀刻暴露的基材，在基材中形成沟渠。然后在沟渠中形成介电层，且介电层高于掩膜层。
随后进行第一平坦化步骤，由第一研浆移除一部份的介电层，并暴露出掩膜层。第一平坦化步骤的主要作用是用于快速地移除一部份的介电层。本发明所述的选择比是指研浆对介电层及掩膜层的移除速率，也即研浆的选择比越高，表示移除介电层的速率高于掩膜层。
接着进行第二平坦化步骤，由第二研浆移除另一部份的介电层及一部份的掩膜层，其中第一平坦化步骤的移除速率高于第二平坦化步骤。最后以热磷酸移除另一部份的掩膜层，再利用氢氟酸水溶液去除垫氧化层，在沟渠内留下氧化硅插塞，形成浅沟渠隔离的结构。
进行第一平坦化制程时，利用第一研浆快速地移除整片晶圆上一部份的介电层。由于在暴露出掩膜层之前，所需研磨的介电层的厚度高于掩膜层的厚度，所以本发明由第一研浆对介电层具有较高的研磨速率的特性，使第一研浆快速地移除整片晶圆上一部份的介电层，以节省大量的研磨制程时间。
而在暴露出掩膜层之后，使用第二研浆进行第二平坦化制程，对介电层及掩膜层同时进行研磨制程。由于在第二平坦化制程所需研磨的厚度比第一平坦化制程小，利用高选择比的第二研浆研磨介电层，形成较佳的均匀表面，并且保留较厚的掩膜层，以有效保护组件区域。
具体而言，进行第二平坦化制程时，在组件密度较高或是组件密度差异较大的晶粒区域中，利用高选择比的第二研浆对掩膜层及介电层具有不同的移除速率，以第二研浆对掩膜层具有较低的移除率，保留较厚且均匀的掩膜层，以由掩膜层保护晶粒区域中的组件。并且利用第二研浆对介电层具有较高的移除速率，以较短的时间持续快速移除晶粒区域及晶圆区域的介电层，形成均匀表面构形，维持整片晶圆的表面均匀度。
由上所述，本发明的有益效果是利用不同选择比的研浆进行浅沟渠隔离的平坦化方法，利用多步骤的平坦化制程，在晶粒区域及晶圆区域的介电层形成较佳均匀度，改善浅沟渠隔离的表面平整性。
为使本发明的上述和其它目的、特征及优点更明显易懂，现配合附图和具体实施方式
，作详细说明如下。
图1～图3是传统浅沟渠隔离的平坦化方法的制造流程剖面图；图4～图9是本发明的一较佳实施例的浅沟渠隔离的平坦化方法的制造流程剖面图。
其中，附图标记说明如下100 基材 102 垫氧化层104 氮化硅层 106 浅沟渠110 氧化硅层 112 氧化硅插塞114 晶粒区域 116 晶圆区域200 基材 202 垫氧化层204 掩膜层205 晶粒区域206 沟渠 207 晶圆区域208 介电层210 插塞
具体实施例方式
针对现有技术的问题，本发明提供一种浅沟渠隔离的平坦化方法，是利用不同选择比(Selectivity Ratio)的研浆进行多步骤的平坦化制程，在初期的第一平坦化步骤中，使用第一研浆快速地移除整片晶圆上一部份的介电层。而在后续的第二平坦化步骤中，进一步使用第二研浆均匀地移除晶圆区域及晶粒区域的一部份的掩膜层及另一部份的介电层，以由另一部份的掩膜层，在制程中保护组件区域，并且在晶圆区域及晶粒区域形成均匀表面结构的浅沟渠隔离。此外本发明也适用于其它介电材质的平坦化制程。
如图4～图9所示，是依据本发明利用高选择比研浆的浅沟渠平坦化方法的制造流程剖面图。在图4中，提供一基材200，接着依序在基材200上形成垫氧化层202及掩膜层204。其中掩膜层204例如可为使用低压化学气相沉积法(LPCVD)沉积氮化硅材质或是其它的介电材质，以保护晶粒区域205的组件。掩膜层204的厚度介于700至2000埃之间。而垫氧化层202用于减低基材200与掩膜层204之间的接触应力。
然后在图5中，在垫氧化层202及掩膜层204中形成开口，并且暴露出基材200。接着利用掩膜层204作为蚀刻掩膜，用以蚀刻暴露的基材200，以在基材200中形成沟渠206。随后在图6中，在沟渠206中形成介电层208，且介电层208高于掩膜层204。本发明的较佳实施例中，介电层208例如可为使用化学气相沉积(CVD)法沉积氧化硅材质，且介电层208的厚度介于5000至9000埃之间。
在随后的图7中，进行第一平坦化步骤，由第一研浆移除一部份的介电层208，并曝露出掩膜层204。第一研浆的介电层/掩膜层的选择比介于1至10之间。本发明较佳实施例中，第一研浆包含硅土材质、氧化铈(CeO2)或是以去离子水稀释的第二研浆。第一平坦化步骤的主要作用用于快速地移除一部份的介电层208，且第一研浆的成本低于第二研浆。本发明所述的选择比是指研浆对介电层及掩膜层的移除速率，也即研浆的选择比越高，表示移除介电层的速率高于掩膜层。
接着在图8中，进行第二平坦化步骤，由第二研浆移除另一部份的介电层208及一部份的掩膜层204，其中第一平坦化步骤的移除速率高于第二平坦化步骤。第二研浆的介电层/掩膜层的选择比介于25至60之间。本发明的较佳实施例中，高选择比的第二研浆包含氧化铈。
最后在图9中，以热磷酸移除另一部份的掩膜层204，再利用氢氟酸水溶液去除垫氧化层202，在沟渠206内留下氧化硅插塞210，形成浅沟渠隔离的结构。
进行第一平坦化制程时，利用第一研浆快速地移除整片晶圆上一部份的介电层208。由于在暴露出掩膜层204之前，所需研磨的介电层208的厚度高于掩膜层204的厚度，所以本发明由第一研浆对介电层208具有较高的研磨速率的特性，使第一研浆快速地移除整片晶圆上一部份的介电层208，以节省大量的研磨制程时间。
而在暴露出掩膜层204之后，使用第二研浆进行第二平坦化制程，对介电层208及掩膜层204同时进行研磨制程。由于在第二平坦化制程所需研磨的厚度较第一平坦化制程小，利用高选择比的第二研浆研磨介电层208，形成较佳的均匀表面，并且保留较厚的掩膜层204，以有效保护晶粒区域205的组件。
具体而言，进行第二平坦化制程时，在组件密度较高或是组件密度差异较大的晶粒区域205中，利用高选择比的第二研浆对掩膜层204及介电层208具有不同的移除速率，以第二研浆对掩膜层204具有较低的移除率，保留较厚且均匀的掩膜层204，以借助掩膜层204保护晶粒区域205中的组件。并且利用第二研浆对介电层208具有较高的移除速率，以较短的时间持续快速移除晶粒区域205及晶圆区域207的介电层208，形成均匀表面构形，维持整片晶圆的表面均匀度。
本发明较佳实施例中，在晶粒区域205范围内的介电层204的高度差介于200至260埃之间，而在晶粒区域205以外的晶圆区域207的介电层208的高度差介于300至500埃之间。而且根据实验结果显示，在相同产能的条件下，第二研浆消耗量低于传统研浆的消耗量，约为传统的五分之一，甚至更少，而第一研浆的用量与第二研浆的用量相当。此外，由于掩膜层204的厚度远低于介电层208的厚度，使得第二研浆的研磨时间较短，有效降低表面区域的磨痕数量。
综上所述，本发明利用不同选择比的研浆进行浅沟渠隔离的平坦化方法，利用多步骤的平坦化制程，在晶粒区域及晶圆区域的介电层形成较佳均匀度，改善浅沟渠隔离的表面平整性。先利用第一研浆快速地对整片晶圆的介电层进行平坦化制程，提高制程的产能。再由第二研浆，以较少的研磨时间，大幅减少研浆的使用量，避免在晶圆区域及晶粒区域的表面形成磨痕。
本发明已揭示较佳实施例如上，仅用于帮助了解本发明的实施，并非用以限定本发明，本技术领域的普通技术人员，在不脱离本发明的精神范围内，所做出的等效变换，均包含在本发明的专利范围内。
权利要求
1.一种浅沟渠隔离的平坦化方法，至少包含下列步骤提供一基材；依序在该基材上形成垫氧化层及掩膜层；在该垫氧化层及该掩膜层中形成开口，并且暴露出该基材；蚀刻暴露的该基材，以在该基材中形成沟渠；在该基材的该沟渠中形成介电层，且所述介电层高于该掩膜层；进行第一平坦化步骤，由第一研浆移除一部份的该介电层，并暴露出该掩膜层；进行第二平坦化步骤，由第二研浆移除另一部份的该介电层及一部份的该掩膜层，其中该第一平坦化步骤的移除速率高于该第二平坦化步骤；移除另一部份的该掩膜层；以及移除该垫氧化层。
2.一种浅沟渠隔离的平坦化方法，至少包含下列步骤依序形成垫氧化层及掩膜层在一基材上；在该垫氧化层及该掩膜层中形成开口，并且暴露出该基材；蚀刻暴露的该基材，以在该基材中形成沟渠；在该基材的该沟渠中形成介电层，且该介电层高于该掩膜层；进行第一平坦化步骤，由第一研浆移除一部份的该介电层，并曝露出该掩膜层；进行第二平坦化步骤，由第二研浆移除另一部份的该介电层及一部份的该掩膜层，其中该第一研浆的该介电层/该掩膜层的选择比小于该第二研浆的该介电层/该掩膜层的该选择比；以及移除另一部份的该掩膜层。
3.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该第一平坦化步骤中使用的该第一研浆的该介电层/该掩膜层的选择比介于1至10之间。
4.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该第二平坦化步骤中使用的该第二研浆的该介电层/该掩膜层的选择比介于25至60之间。
5.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该第一平坦化步骤中使用的该第一研浆至少包含硅土材质或氧化铈。
6.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该第一平坦化步骤中使用的该第一研浆至少包含利用去离子水稀释的该第二研浆。
7.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该第二平坦化步骤中使用的该第二研浆至少包含氧化铈。
8.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该掩膜层的材质至少包含氮化硅。
9.如权利要求1或2所述的浅沟渠隔离的平坦化方法，其特征在于，该介电层的材质至少包含氧化硅。
全文摘要
一种浅沟渠隔离的平坦化方法，至少包含下列步骤提供一基材；依序在该基材上形成垫氧化层及掩膜层；在该垫氧化层及该掩膜层中形成开口，并且暴露出该基材；蚀刻暴露的该基材，以在该基材中形成沟渠；在该基材的该沟渠中形成介电层，且所述介电层高于该掩膜层；进行第一平坦化步骤，由第一研浆移除一部分的该介电层，并暴露出该掩膜层；进行第二平坦化步骤，由第二研浆移除另一部分的该介电层及一部分的该掩膜层，其中该第一平坦化步骤的移除速率高于该第二平坦化步骤；移除另一部分的该掩膜层；以及移除该垫氧化层。由以上方法，可在制程中保护组件区域，并且在晶圆区域及晶粒区域形成均匀表面结构的浅沟渠隔离。
文档编号H01L21/70GK1540741SQ03122408
公开日2004年10月27日 申请日期2003年4月24日 优先权日2003年4月24日
发明者曾同庆, 章勋明, 杨礼嘉, 侯全评 申请人:台湾积体电路制造股份有限公司