专利名称：集成电路时钟网络电容的最佳化的制作方法
技术领域：
本发明涉及一种集成电路(IC)布局(布线)和设计，更确切地说，涉及一种集成电路时钟网络电容的最佳化。
背景技术：
当今数字集成电路在很小面积内就可并入几百万个晶体管组件。这些组件根据核心时钟信号的边界信息实现开关控制并完成自身功能。最近核心时钟信号频率已超过1个十亿赫兹(GHz)阈值。时钟频率越高，核心时钟信号电容的控制就越困难。当时钟走线对不可避免地布线在时钟走线所在层的上层和下层的信号走线的电容耦合变得愈加敏感时，控制电容的传统技术是屏蔽掉位于同一层上两接地走线之间的时钟走线。
图1为集成电路(IC)100的局部上视图，该图表示时钟走线电容控制的传统方法。图中可见，时钟走线101布线在层107上，接地走线103、105相对于时钟走线101等距离布线，通过屏蔽两个等宽度接地走线103和105之间的时钟走线101，可使得该时钟走线与处于同一层107上的其它信号“隔离”。例如每一接地走线103、105的宽度为“W”，且信号走线101与每一接地走线之间的距离为“D”。此时相对于时钟走线接地端的电容为接地走线103、105的宽度W及每一接地走线103、105与时钟走线101之间距离D的函数。通过采用等宽度接地走线103、105，且将接地走线103、105等距离放置在时钟走线101的两侧的处理方式，对于较低时钟频率来说，就可获得时钟走线相对均匀的单位长度电容，即C1＝C2＝C3＝C4。
在较低时钟频率下，如低于1GHz，采用传统技术足以控制时钟信号电容。但随着比例描绘(scaling)技术的发展，当允许设备运行在更高频率下时，时钟走线101的电容就会受到不可避免地要布线在该时钟走线101上、下层的信号走线的更多影响。这种影响是由时钟走线101和布线在另一层111上且在跨接点113处从该时钟走线101下方跨越通过的信号走线109之间的电容C5、C6所表示。在跨接点113处时钟走线101对地电容要大于沿时钟走线101其它点上的对地点容。尤其是，在跨接点113处C2+C5＞C1，且C4+C6＞C3。在更高时钟频率下会出现附加电容问题，原因是此时在诸如跨接点113之类的跨接点处时钟走线101的电阻-电容(RC)网络特性会显著改变，从而导致上升时间增加，延迟现象，以及此处将述及的相对歪斜内部时钟信号。
现在请参阅图2，方块示图200表示非均匀走线电容是如何导致与内部时钟歪斜(clock skew)有关的计时问题。方块示图200中包括两个连续的逻辑块，即逻辑块1201和逻辑块2202，它们均为管线式数据电路的一部分。在该类电路中，数据连同假定同步运行的内部时钟信号LCLK1 204和LCLK2 205一起同步从一个逻辑块201提供到下一个逻辑块202。借助于数据总线203，数据从逻辑块1 201提供到逻辑块2 202。此处假定数据总线203有效且在点A处应锁存到逻辑块2 202内。在点B处，数据在数据总线203上不再有效。为便于描述，信号LCLK2 205描述为延迟性的，故不与信号LCLK1 204运行保持相对同步状态。LCLK2 205时钟歪斜的原因是LCLK2 204的缓冲逻辑器(图中未示出)附近走线跨接所导致的电容不均匀性。这样，主时钟分配信号(图中未示出)的上升和下降时间就会增加，以致于缓冲逻辑器就会生成一个作为LCLK1 204延迟型的内部时钟信号LCLK2 205。在点C处信号LCLK2 205有一个锁存边界(latching edge)，该边界可锁存住来自总线203上的无效数据。图2所示情况仅为分配时钟信号电容非均匀性所致时钟歪斜引起的多个模式不同计时问题中的一个典型例。
因此，当前所需要的是一种方法和设备，其用途是为包括运行在较高时钟频率下电路在内的布线电路和集成电路(IC)提供时钟走线均匀单位长度电容。
发明内容
根据本发明实施形式集成电路(IC)时钟网络电容最佳化方法包括识别时钟走线和信号走线之间的跨接点，在识别出的跨接点上将时钟走线电容降低为参考走线电容值。每一时钟走线均由分布在该时钟走线两侧的参考走线所屏蔽。将时钟走线电容降低到参考走线电容操作可包括在识别出的跨接点处缩小参考走线宽度。该方法还可进一步包括求出时钟走线单位长度电容，求出识别出的跨接点处时钟走线和信号走线之间的附加电容，求出为抵消附加电容需要在识别出的跨接点处应采用的参考走线宽度减小量。集成电路布局和设计过程中可采用时钟网络最佳化器控制档案或应用程序。
根据本发明实施形式添加一电路到集成电路的方法包括在第一层的时钟走线两侧分别布线(绕线)第一和第二接地走线，确定时钟走线和布线在第二层上的信号走线之间的跨接点，分别降低跨接点处第一和第二接地走线宽度。这两个接地走线布线时宽度近似相等，且与时钟走线之间距离也近似相等。
根据本发明实施形式，集成电路包括位于第一和第二参考走线之间且与该两走线距离近似相等的第一层上的时钟走线，以及跨过时钟走线的第二层上的信号走线。每一参考走线除在信号走线与其跨接处宽度变窄外，它们具有近似相等宽度。
根据本发明实施形式，运行在电路布线数据库的介质并入程序编码包括用于识别信号走线和时钟走线之间跨接点的第一程序编码，用于计算具有至少一个跨接点的时钟走线和相应的布线在该时钟走线两侧的第一和第二参考走线之间单位长度电容的第二程序编码，用于计算在每一跨接点处由相应信号走线引起的附加电容的第三程序编码，用于计算为抵消每一跨接点处该附加电容所需相应参考走线宽度减小量的第四程序编码。该介质还可进一步包括第五程序编码，用于修改电路布线数据库，以便根据所计算出的宽度减小量来减小参考走线宽度。
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
图1示出了用于描述控制时钟走线电容传统方法的集成电路(IC)局部区域上视图；图2示出了非均匀时钟电容如何导致管线式系统计时问题的说明图；图3示出了一集成电路(IC)的局部上视图，该集成电路是根据本发明实施例的方法做成，在每单位长度的核心时钟上提供均匀电容；图4示出了根据本发明实施例的用于集成电路设计的流程图，该集成电路设计是并入时钟网络电容的最佳化；图5示出了控制档案或图4应用程序内的时钟网络最佳化器程序编码的一般功能流程图；以及图6示出了根据本发明管线式系统适当计时图表。
附图标记说明100、300集成电路，101时钟走线层，103、105接地走线，107、111接地走线，109信号走线，113、307a、307b跨接点，200、方块示图，201、202逻辑块1、逻辑块2203数据总线，204、205内部时钟信号LCLK1、LCLK2，303、305参考走线，309a、309b刻槽，400集成电路设计程序，401集成电路的电路描述，403电路图输入和网络列表，405绘图和布线工具，407集成电路布线数据库，409将集成电路最终布线数据库发送到芯片制造厂，411时钟网络最佳化器控制档案，413时钟网络最佳化器应用程序，500时钟网络最佳化器应用程序413程序编码的一般功能流程图，501识别跨接点，503计算带有跨接点的时钟走线单位长度电容，505计算跨接点处单位长度附加电容，507求出为进行电容补偿所需相应参考走线宽度减小参数，509将求出的参考走线宽度减小参数应用到布线数据库档案，600方块图示，601、602逻辑块1、逻辑块2，
604、605内部时钟信号LCLK1、LCLK2，603数据总线，C1、C2、C3、C4、C5、C6电容，D信号走线与接地走线之间的距离，W走线宽度，W2跨接点处的宽度。
具体实施例方式
以下描述目的是为了使本领域技术人员能根据特定应用领域及其要求顺利使用本发明。然而对于本领域技术人员来说，很明显情况是可对所提供的几个较佳实施形式进行修改，而此处所定义的一般原理也适用于其它一些实施形式。因此，本发明并非仅仅局限于此处所述特定实施形式，而是适用于与本发明所述原理和新颖特征相关的一个广阔领域。
本发明人认识到保持时钟信号走线单位长度电容均匀性的需求，尤其是对于运行在较高频率的集成电路来说更是如此。因而据此发明了一种时钟信号走线电容波动补偿方法，下面将结合图3-6描述本方法。
图3示出了一集成电路(IC)300的局部上视图，该集成电路是根据本发明实施例的方法做成，在每单位长度的核心时钟信号上提供均匀电容。时钟走线101布线在层107上，信号走线109布线在层111上，类似图1所示方式，形成跨接点113。与集成电路100相比，电容C1、C3、C5和C6实质上保持不变。值得注意的是所用术语“跨接点(crossover point)”通常指这样一种位置，在该位置处信号走线与垂直于集成电路层并与时钟走线同线的理论平面十字交叉或相交，而与特定参考平面或方向(如上面、下面、左边、右边等)无关。相同信号走线可在多个跨接点与一时钟走线十字相交，多个不同信号走线也可在多个跨接点与一给定信号走线十字相交。
如图所示实施例，集成电路300在相对很小区域内并入了很多晶体管组件。时钟走线101承载具有典型时钟频率(例如1GHz或更高)的核心时钟信号。然而本发明所指电路包括含有印刷电路板(PCBs)或使用某一运行频率的类似电路，此处所指运行频率指在该频率下跨接点能导致沿一个或多个时钟信号走线长度上产生附加电容。层107和111通常相互平行，且可能相邻，尽管本发明考虑的是在它们中间有一些中间层(一层或多层)，在这些中间层内存在附加电容，它们改变了沿着给定时钟走线的单位长度电容。
图示参考走线303和305分别布线在该信号走线101两侧，布线方式与接地走线103和105布线方式类似。“参考走线”可承载任何适当参考电位且包括接地走线。图示参考走线303、305具有相同宽度W且都与该信号走线101保持近似相等的距离D，如同图1所示接地走线103和105的情况，这样通常可获得相等的均匀单位长度电容C1和C3，此时C1＝C3。跨接点113通常产生包括两个附加跨接点307a和307b的跨接位置，在此位置处信号走线109分别跨接相应参考走线303和305。参考走线303和305在各自跨接点307a和307b处宽度变窄，其宽度值变为新值“W2”。在图标配置状态下，参考走线刻有弓形或弧形刻槽309a和309b，这两个刻槽对称分布在参考走线303和305的两侧，以便在跨接点307a和307b处获得新的宽度值W2。
刻槽(notch)309a和309b分别用于减小参考走线303和305宽度，因此也相应地将跨接点307a和307b处的电容C2和C4分别减小到C7和C8。尤其是，该减小后的电容C7用于抵消附加电容C5，目的是维持单位长度电容值为C1，即C7+C5＝C1。采用类似方式，该减小后的电容C8用于抵消附加电容C6，目的是保证单位长度电容值为C3，即C8+C6＝C3。总之，在与跨接点113相关的跨接点307a和307b处，隔离的参考走线303和305上开有刻槽可降低时钟-参考走线电容(例如将C2降到C7，将C4降到C8)以便补偿时钟-相邻信号走线电容(例如C5和C6)，目的是让跨接点113处时钟走线101电容实质上等于所期望的时钟网络均匀单位长度电容。
对称放置和对称形状的弧形刻槽提供了一种为进行电容补偿而减小传导走线宽度的简单且易实施的方案。但还应考虑几个偏差。在保持电学和机械统一性的同时，允许将走线修整(trimming)成足以达到所需电容减小要求的任一形状或形式。此时可采用正方形，但过尖的角度会导致出现某些不希望的结果。弧形刻槽没有尖角。此时可将正方形刻槽的角和边更改成圆形。可考虑在传导走线一侧开单个刻槽以达到所需走线宽度减小程度的要求，然而在两侧开刻槽方式时每个刻槽皆采用较小尺寸的话亦可。为达到所需的宽度缩减，在一侧所开单个弧形刻槽尺寸需比所期望的刻槽尺寸长。为减小弧线长度，可采用较小弧线半径，但这样的结果可能导致走线边缘变尖。
图4表示用于根据本发明实施时钟网络电容最佳化的集成电路设计程序400的流程图。如第一个方块401所述，设计工程师生成一集成电路的电路描述。该电路描述可采用该领域技术人员所熟知的很多格式中的任一格式提供，比如任一适当的硬件描述语言(HDL)。硬件描述语言(HDL)例如包括缓存器传输级(RTL)、Verilog硬件描述语言等。如下一个方块403所示，缓存器传输级或硬件描述语言编码档案借助于一适当电路图输入和网络列表(net list)程序进行处理，如可采用诸如大师图形软件(Mentor Graphics)提供的电路图输入和网络列表工具。电路图输入和网络列表程序生成一数据库以及一网络列表，该数据库描述电路的组成组件，该网络列表描述组件的内连结(interconnection)。电路图输入和网络列表数据库可采用诸如ASCII码(美国信息交换标准码)或类似格式中的任一适当格式。
如下一方块405所述，电路图输入和网络列表数据库用作绘图和布线工具对芯片进行布线。绘图和布线工具的一个示例是Cadence设计系统公司提供的Virtuoso系列工具。绘图工具之所以有效是由于它们含有全部设计项目所需的各种多边形，这些设计项目包括堆积的光罩层、晶体管、层间传导内联机或介层孔(vias)。自动布线工具或其它类似工具可用于设计诸如Cadence用户芯片组装绕线器(Cadence Custom Chip Assembly Router)之类的内联机。如方块407所示，绘图和布线工具提供了一个布线数据库输出档案，也称作“磁带输出(tape out)”。布线数据库档案可遵从诸如GDSII或类似的某个工业标准格式。GDSII档案格式也称作“凯码流(Calma stream)”格式，该格式最先由通用电气公司凯码分部研制成功。该格式所有权现归属于Cadence设计系统公司。另外还可采用诸如设计规则检验程序之类附加处理步骤，以确定布线数据库档案是否与芯片制造厂提供的设计产品一致。布线数据库档案可“变动”或是可修改以便确保满足所用设计规则。在下一方块409，最终布线数据库档案发送到工厂以便生成确认光罩，该最终布线数据库档案最终生成芯片。
在集成电路设计过程中，采用了与本发明实施形式相应的时钟网络最佳化器函数。作为一实施例，时钟网络最佳化器函数是当作控制档案411，被设计和布线工具所使用以便解释所选定形状或所有形状。控制档案411并入一种程序编码，该程序编码通知设计和布线工具如何实施特定功能，诸如在本发明情况下，表现为如何在识别出的跨接点处缩小参考走线宽度，修整参考走线或在参考走在线开刻槽。控制档案411包括识别时钟走线跨接点的程序编码及为实质维持时钟走线电容均匀性而求出适当参数以减小与每一跨接点相关的参考走线宽度的程序编码。
作为另一实施例，时钟网络最佳化器函数可当作应用程序413或类似程序以实施，它修改整个布线数据库档案，目的是识别跨接点并减小相应参考走线宽度，以便从实质上保持每一时钟走线的均匀性电容。布线数据库档案在其发送到工厂前，会被相应地修改。
图5表示时钟网络最佳化器控制档案411或时钟网络最佳化器应用程序413程序编码一般功能流程图500。该程序编码可用于任一适当介质，诸如磁性介质(磁带、磁盘驱动器、软盘等)，光学介质(光盘只读存储器、光盘驱动器等)，电子介质(随机存储器、只读存储器等)等，其它现在已知或以后发明的介质。在第一个方块501，可确定或识别出一个或多个跨接点。在下一方块503，计算具有至少一个跨接点时钟走线单位长度电容(例如C1和C3)。在下一方块505，计算跨接点处的附加电容(例如C5和C6)。在下一方块507，求出为达到电容补偿目的而减小与跨接点相关的参考走线宽度所需参数。例如该参数可包括参考走线识别、沿着参考走线跨接点、实施走线宽度减小、走线修整、开刻槽所需参数等。在最后一个方块509，将走线宽度减小参数用于布线数据库从而达到电容补偿目的。方块501-509每次可操作一个跨接点，或每次可操作布线数据库内已识别出的一个跨接点现在请参阅图6，方块图示600表示在跨接点处如何根据本发明采用参考信号走线开刻槽方式消除与内部时钟歪斜相关的计时问题。方块图标600可见两个连续逻辑块，逻辑块1 601和逻辑块2 602，它们均为管线式数据电路的组成部分。如同结合图2所述实施例，数据从逻辑块601传送到下一逻辑块602，传送时与假定运行同步的内部时钟信号LCLK1 604和LCLK2 605同步。数据从逻辑块1 601传送到逻辑块2 602通过数据总线603完成。此时假定数据总线603有效且在点A处该总线应锁存到逻辑块2 602内。在点B处，数据在数据总线603上不再有效。为便于描述，信号LCLK2 605描述为加速的，原因是根据本发明在跨接点处对走线开有刻槽。这样在点A处就存在一个锁存数据上升边界，与点C情况相反，点C情况如同图中虚线所示，此处非补偿内部时钟走线具有一个上升边界。作为将本发明应用到信号LCLK2 605缓冲器电路(图中未示出)附近时钟分布信号(图中未示出)的结果，其运行与信号LCLK1 604同步。因此在点B处LCLK2 605可在总线603将有效数据清除之前将该有效数据锁存。图6所示仅为本发明多个不同实施形式中的一个实施例，用于检测和纠正由非均匀时钟电容所致集成电路计时问题。
当根据本发明实施例采用时钟网络电容最佳化后，可获得本发明其它好处和优点。此时可修正跨接点处时钟走线和参考走线之间的情况，以便抵消信号走线附加电容，从而获得时钟信号走线均匀单位长度电容。在更高核心时钟频率下，时钟走线阻容网络特征在修正后的跨接点处不会明显改变，上升时间和延迟时间不会明显增加。这样，在更高时钟频率下，伴随时钟速度增加的同时，核心时钟信号表现出更均匀的单位长度电容特性。另外，由于消除了或控制了负面电容效应，设计人员可更自由实施信号走线跨接时钟走线的布线工作。
尽管详细描述本发明时，采用特定优先实施形式，但其它形式或更改也可能实现且应包括在本发明考虑范围之内。例如除自动更改或包括控制软件、应用程序等计算机软件更改外，本发明也适用于电路设计人员手动更改方式。另外，本发明还考虑为达到电容补偿而减小参考走线宽度的很多参数，如刻槽类型和尺寸，或传导走线的简单修整。虽然本发明说明的是时钟走线电容补偿，本发明还适用于任何参考走线(而非时钟走线)屏蔽的高频信号走线，且在该参考走线内期望沿信号走线保持均匀电容。
最后，本领域技术人员应了解，在不脱离本发明的精神和范围内，他们可采用此处所述概念和几个具体实施例作为基础对用于完成与本发明同样目的的其它结构进行设计和更改，因此本发明的保护范围以申请专利范围界定者为准。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围内，可作若干的更动与润饰，因此本发明的保护范围视后附的权利要求为准。
权利要求
1.一种集成电路时钟网络电容最佳化方法，包括识别时钟走线和信号走线之间任何跨接点，其中每一时钟走线由布线在该时钟走线两侧的参考走线所屏蔽；以及在识别出的跨接点处将时钟走线电容减小到参考走线电容值。
2.如权利要求1所述的集成电路时钟网络电容最佳化方法，其中该时钟走线电容减小到参考走线电容的方法包括在识别出的跨接点处减小该参考走线宽度。
3.如权利要求2所述的集成电路时钟网络电容最佳化方法，其中该减小参考走线宽度的方法包括修整该参考走线。
4.如权利要求3所述的集成电路时钟网络电容最佳化方法，其中该修整参考走线的方法包括在参考走线上开刻槽。
5.如权利要求2所述的集成电路时钟网络电容最佳化方法，还包括求出具有已识别出的跨接点与信号走线的一时钟走线的单位长度电容；求出在已识别出的跨接点处的时钟走线和信号走线之间的附加电容；求出为抵消附加电容而在识别出的跨接点处所需采用的参考走线的宽度减小量；以及在识别出的跨接点处减小参考走线宽度。
6.如权利要求5所述的集成电路时钟网络电容最佳化方法，还包括由一应用程序接收集成电路布线数据库，其中该应用程序是执行识别跨接点，再计算出具有识别出跨接点的时钟走线的单位长度电容，计算时钟走线和信号走线之间的附加电容，计算参考走线的宽度减小量；以及该应用程序修改该布线数据库以完成该参考走线宽度的减小。
7.如权利要求5所述的集成电路时钟网络电容最佳化方法，还包括执行一布线工具，以生成该集成电路的布线数据库；在布线时，该布线工具是运用一最佳化该集成电路的时钟网络电容的控制档案；该控制档案进行识别跨接点，再计算具有识别出跨接点的时钟走线的单位长度电容，计算时钟走线及信号走线之间的附加电容，计算参考走线的宽度减小量；以及该控制档案与布线工具一起进行该参考走线宽度的减小。
8.一种将电路添加到集成电路上的方法，包括将第一和第二接地走线绕线至第一层上的时钟走线的两侧；确定该时钟走线与绕线于第二层上的信号走线之间的跨接点；以及分别减小第一和第二接地走线在跨接点处的宽度。
9.如权利要求8所述的将电路添加到集成电路上的方法，其中该绕线方法包括绕线第一和第二接地走线，使它们具有近似相等宽度且距该时钟走线的距离近似相等。
10.如权利要求8所述的将电路添加到集成电路上的方法，其中该减小各自走线宽度的方法包括在第一和第二接地走线中的每个走线的至少一侧开刻槽。
11.一种集成电路，包括一时钟走线，位于第一层上，该时钟走线与第一和第二参考走线的距离近似相等；一信号走线，位于第二层上，该信号走线跨越该时钟走线；以及第一和第二参考走线，除了在信号走线跨接时钟走线之处的宽度减小外，具有近似相等宽度。
12.如权利要求11所述的集成电路，其中该第一和第二参考走线在它们跨接时钟走线之处开有刻槽。
13.如权利要求11所述的集成电路，其中该时钟走线具有大致上均匀的单位长度电容。
14.一种并入运行在电路布线数据库程序编码的介质，其中该程序编码包括一第一程序编码，识别信号走线和时钟走线之间跨接点；一第二程序编码，计算具有至少一个跨接点之时钟走线与相应绕线在该时钟走线两侧的第一和第二参考走线之间的单位长度电容；一第三程序编码，计算在每一跨接点处由相应信号走线引起的附加电容；以及一第四程序编码，计算为抵消每一跨接点处附加电容所需的相应第一和第二参考走线之宽度减小量。
15.如权利要求14所述的并入运行在电路布线数据库程序编码的介质，其中该程序编码还包括一第五程序编码，修改电路布线数据库，以根据所计算出的宽度减小量来减小该相应第一和第二个参考走线宽度。
16.如权利要求15所述的并入运行在电路布线数据库程序编码的介质，其中该第五程序编码在上述每一跨接点处为上述相应第一和第二参考走线安排开刻槽。
全文摘要
本发明提供了一种集成电路时钟网络电容最佳化方法，其特征在于，该方法包括识别时钟走线和信号走线之间跨接点，在跨接点处将时钟走线电容减小到参考走线电容。每一时钟走线均由布线在该时钟走线两侧的接地走线屏蔽。时钟走线电容减小到参考走线电容的方法包括在识别出的跨接点处减小参考走线之宽度。在跨接点处减小参考走线宽度操作可减小电容以抵消时钟走线与信号走线之间的附加电容。通过在跨接点处修整走线或开刻槽方式实现宽度减小之目的。这种电容补偿方式可为时钟网络中的时钟走线提供实质上均匀的单位长度电容。
文档编号H01L27/00GK1514476SQ20031010140
公开日2004年7月21日 申请日期2003年10月16日 优先权日2003年5月21日
发明者雷蒙德·A·伯特伦, S·伊莉莎白·W·郎伟尔, 詹姆斯·R·伦德伯格, R 伦德伯格, 蛏 住 郎伟尔, 雷蒙德 A 伯特伦 申请人:智权第一公司