专利名称：三维集成电容结构的制作方法
技术领域：
本发明涉及集成电容领域。
背景技术：
一些集成电路(ICs)，特别是那些模拟电路的制作，通常需要具有一 电容元件。这样的电容提供了许多不同的电路功能，例如过滤及补偿。
传统的模拟IC制作方法通过将一介电层夹在导体之间来构成电容。 例如，硅基质上沉积的多硅层可作为电容器极板，在该极板之间的氧化物 层作为一介电层。由于氧化物层非常薄，因此这类结构具有一非常高的比 电容。令人遗憾的是，该多硅层以及在其上沉积的末端形成M0S结构。这 会得到大的非线性电容，除非在该电容的两端维持大的直流偏压。这样的 偏压与新式电路所使用的低供电电压并不兼容。再者，M0S电容被极化，则 不能用于诸如开关电容电路的电路，其中，该电容的两端的极性倒装。
此外，还可使用IC的金属互连层来构成电容，利用在该金属层之间 的介电层来形成金属-金属电容。虽然这样的电容避免了上述有关M0S电容 的问题，金属-金属电容本身亦具有二个缺点。由于金属-金属电容的层间 介电层相对厚，因而具有相对低的比电容。第二，这样的电容器会因一 个、或两个末端与IC的基质之间的寄生、或"背板"电容而受到损害。在 大多数的制作中，在该互连层之间的介电层厚度大致上与在该基质和该底 互连层之间的介电层厚度相等。因此，该寄生电容与有源电容亦大致相 等。
具有三种金属互连层的IC制作方法已经变得十分普遍。在这样的制 作中，可采用叠合板结构来提供一较上述的金属-金属结构改进的电容结
构。在这情况中，该电容具有夹在该三层金属层之间的两层介电层。使金 属外层作电连接以形成电容的一端，而中间层形成另一端。这使比电容增 加一倍，而寄生电容大致相同。因此，这样的结构的有源电容与寄生电容 的比大约为2: 1。
在例如Akcasu的美国专利第5,208,725号、Nishimura ef a丄的 美国专利第5， 978， 206号以及A卯eltans et s丄的美国专利第 6,178,083号等等中描述了其它的叠合板制作方法。每一这些器件均依靠 平行或正交导电体的结构，其提供该器件的总电容。然而， 一般需要专门 的制作步骤来制成这些器件。
发明内容
本发明提出了一可解决上述问题的三维集成电容结构，其提供了相对 高的电容密度而不需要任何专门的制作步骤。
本发明的集成电容结构包括至少两种"晶胞"在一 IC的相应层上的 阵列，而每一晶胞包括一中心导体以及一包围所述中心导体的导电环。中 心导体以及导电环两者均在该IC的同一层上构成。每一阵列包括多个以一 预定间距铺在一给定的IC层上的晶胞。
该阵列垂直配置，以致于相邻的垂直阵列在x和y 二个维度上为一该 晶胞的间距的一预定比值(最好为1/2)偏移。该结构包括配置与该阵列互相 连接的通路，以致于使每一中心导体以紧接该中心导体的上、下与阵列的 一导电环连接，并且以致于使每一导电环以紧接该导电环的上、下与阵列 的一中心导体连接。
每一中心导体最好呈一正方形板，而该每一导电环最好为一包围该中 心导体的正方形环。该中心导体以及导电环最好具有大致相等的厚度。
该晶胞这样靠近，以致于在该晶胞之间做到三维电容耦合。该电容结 构的总电容包括一部分由该中心导体与包围它们的导电环之间的横向耦合 所组成的电容， 一部分由该晶胞的垂直重叠所组成的电容，以及一部分在 相邻层之间的边缘耦合所组成的电容。用一标准CMOS制作方法来制成，并不需要专
门的制作步骤。所得到的结构提供了一适用于许多应用的线性集成电容。
通过以下的附图和对一些实施例的详细描述，本发明的进一步特征和 优点对本领域的普通技术人员将是显而易见。
-图la为本发明的晶胞的一俯视-图lb为沿图la的晶胞中A-A线截取的剖视-图2a为本发明的晶胞的阵列的一俯视-图2b为沿图2a的阵列中B-B线截取的剖视-图3a为本发明的集成电容的一俯视图；以及
-图3b为沿图3a的结构中C-C线截取的剖视图。
具体实施例方式
本发明为一三维集成电容结构，其能够提供一相对高的电容密度，并 且以标准的制作次序来制成。该结构特别适用于以一般方法制成的没有专 门的电容结构的ICs。
该电容结构由多层阵列的晶胞构建。图la示出了一典型的晶胞的俯 视图，图lb中所示为沿图la中A-A线截取的相应剖视图。每一晶胞10包 括一中心导体12，以及一包围该中心导体的导电环14。形成的电容结构作 为IC的一部分；中心导体12以及导电环14均在该IC的同一层16上构 成。
晶胞组合成一阵列，该阵列包括多个以一预定间距铺在一给定的IC 层上的晶胞。图2a示出了一这样的阵列20的俯视图，图2b中所示为沿图 2a中B-B线截取的相应剖视图。在这实施例中，阵列20包括四个晶胞 22、 24、 26、 28，它们彼此相邻地铺在同一 IC层30上。相邻的晶胞以预 定的"间距"分隔，并定为一晶胞上的一参考点与相邻的晶胞上的同一参 考点之间的距离。
为了构建本发明的电容结构，将多个晶胞阵列垂直堆叠，以致于相邻 的垂直阵列在x和y 二个维度上为一该晶胞的间距的一预定比值偏移。图 3a示出了一这样的结构40的俯视图，图3b中所示为沿图3a中C-C线截取 的相应剖视图。本发明可包括两个或多个阵列；在这实施例中，如图所 示，具有三个阵列，而每一阵列均有四个晶胞。应当注意的是，对一实际 的器件来说，每一阵列通常均包含超过4个晶胞。
第一阵列42位于第一层43上，第二阵列44位于第一层下面的第二 层45上，以及第三阵列46位于第二层下面的第三层47上。如上所述，相 邻的垂直阵列42、 44和46在x和y 二个维度上为一该晶胞的间距的一预 定比值偏移。在这实施例中，每一晶胞的中心导体均呈正方形板，以及该 每一导电环也呈正方形；该中心导体以及其相应的导电环的厚度优选为大
致相等。对于这正方形导体/正方形环的结构来说，优选的比值为1/2。因 此，如果该晶胞的间距为10ym，阵列44在x方向上偏离阵列42 5um， 以及在y方向上偏离阵列42 5 y m，以及阵列46在x和y两个方向上均偏 离阵列44 5 um。当这样设置时，阵列42的每一晶胞的中心导体紧接阵列 44的一晶胞的导电环的上方，以及阵列44的每一晶胞的中心导体紧接阵列 42的一晶胞的导电环的下方。类似地，阵列46的每一晶胞的中心导体紧接 阵列44的一晶胞的导电环的下方，以及阵列44的每一晶胞的中心导体紧 接阵列46的一晶胞的导电环的上方。
该三个阵列使用通路50互相连接，以致于，使每一中心导体通常以 紧接该中心导体的上、下与该阵列的一导电环连接，并且以致于使每一导 电环以紧接该导电环的上、下与该阵列的一中心导体连接。该结构的连接 透过一末端52与一阵列的导电环连接，以及另一末端54与该阵列的中心 导体连接来达到。
晶胞的中心导体是否呈正方形，或者导电环是否呈正方形并不重要。 其它的晶胞形状也能够使用，只要该晶胞在x、 y和z方向这样配置，以致 于该中心导体和导电环能够紧密靠近并且按需要相互连接以提供一具有相 对高电容的结构。优选以晶胞的1/2间距偏移的正方形导体及导电环铺
成，因这提供最有效率的结构。此外，还可采用，例如，矩形的中心导体
及导电环来制成一效率较低的结构。然而，需要不同的x-y间距以提供适 当的连接性。
该晶胞阵列可在IC的相应层上制成。通常，该IC的导电层通常与每 一晶胞阵列的相邻对之间设置的介电层一起使用。该结构应当这样制成， 以致于该晶胞这样靠近，以致于在该晶胞之间做到三维电容耦合。当这样 配置时，该结构的总电容将包括一部分由该中心导体与包围它们的导电环 之间的横向耦合所组成的电容， 一部分由该晶胞的垂直重叠所组成的电 容，以及一部分在相邻层之间的边缘耦合所组成的电容。
本发明的电容结构的一好处在于它可以采用标准的CMOS制作方法来 制成，而不需任何专门的制作步骤。
IC的制作方法一般具有一套相应的设计规则，其中之一规定一可制 作的金属的单个实例的最小区域-本文称为"最小金属区域"。晶胞的中 心导体的表面面积最好相当于用来制成该结构的制作方法的最小金属区域 的表面面积。中心导体可较该指定的最小区域大，但这会给每单位面积较 小的电容。然而，在一些应用中，可能需要将晶胞的中心导体设计成比最 小金属区域大以达致较佳的产量，或者与具有一较大的最小金属区域设计 规则的不同金属层面接。
本发明的结构可作为一多用途电容，以及在需要一线性集成电容时使 用。例如，本发明的电容结构可适合作为一补偿电容，其一般需要一高电 容以为打算用它提供电路稳定性。由于没有任何专门的制作步骤，本发明 特别适合供没有专门层电容也适宜制作的方法。
本发明的电容结构通常能够利用一仿真程序来评估。较精确的数值可 由如本文所述制成的有源的电容器结构的特性获得。
虽然本文业己详细地揭示及描述本发明的较佳实施例，对本领域的普 通技术人员来说将有各种变型和改型的实施例。因此，这意味着只有所附 的权利要求书才可对本发明作出限定。
权利要求
1. 一种供一集成电路(IC)之用的集成电容结构，其包括至少两种晶胞在所述IC的相应层上的阵列，每一晶胞包括一中心导体；以及一包围所述中心导体的导电环，其中所述中心导体以及所述导电环均在所述IC的同一层上构成；所述每一阵列包括多个以一预定间距铺在一给定的所述层上的晶胞；所述阵列垂直配置，以致于相邻的垂直阵列在x和y二个维度上为一所述晶胞的间距的一预定比值偏移；以及配置与所述阵列互相连接的通路，以致于使每一中心导体以紧接所述中心导体的上、下与阵列的一导电环连接，并且以致于使每一导电环以紧接所述导电环的上、下与阵列的一中心导体连接。
2. 如权利要求1所述的电容结构，其特征在于所述的预定比值 为1/2。
3. 如权利要求1所述的电容结构，其特征在于所述的每一中心 导体均呈 一正方形板以及所述的每一导电环均呈一正方形环，其厚度大 致等于其中心上中心导体的厚度。
4. 如权利要求1所述的电容结构，其特征在于所述的每一中心 导体均呈一矩形板以及所述的每一导电环均呈一矩形环，其厚度大致等 于其中心上中心导体的厚度。
5. 如权利要求1所述的电容结构，其特征在于所述的阵列在所 述IC的相应的导电层上构成。
6. 如权利要求1所述的电容结构，其特征在于所述的晶胞这样 靠近，以致于在所述晶胞之间做到三维电容耦合。
7. 如权利要求1所述的电容结构，其特征在于所述的晶胞这样 靠近，以致于所述结构的总电容包括一部分由所述中心导体与包围它们的导电环之间的横向耦合所组成的电容， 一部分由所述晶胞的垂直重叠 所组成的电容，以及一部分在相邻层之间的边缘耦合所组成的电容。
8. 如权利要求1所述的电容结构，其特征在于所述的IC以及电容结构均采用一标准CMOS制作方法来制成。
9. 如权利要求1所述的电容结构，其特征在于所述的IC以及 电容结构均采用一具有一相关的最小金属区域的制作方法来制成，所述 的每一中心导体的表面面积与所述的最小金属区域的表面面积大致相 等。
10. 如权利要求1所述的电容结构，其特征在于所述的电容结构 提供一线性集成电容。
11. 如权利要求1所述的电容结构，其特征在于所述的电容结构 提供一补偿电容。
12. 如权利要求1所述的电容结构，其特征在于所述的电容结构 由三个在所述IC的相应层上的阵列构成。
13. 如权利要求1所述的电容结构，其特征在于所述的电容结构 进一步包括所述阵列的相邻对之间设置的介电层。
全文摘要
一种三维集成电容结构包括至少两种“晶胞”在所述IC的相应层上的阵列，每一晶胞包括一中心导体以及一包围该中心导体的导电环。每一阵列包括多个以一预定间距铺在一给定的IC层上的晶胞。所述阵列垂直配置，以致于相邻的垂直阵列在x和y二个维度上为一所述晶胞的间距的一预定比值-最好为1/2-偏移。配置与所述阵列互相连接的通路，以致于使每一中心导体以紧接所述中心导体的上、下与阵列的一导电环连接，并且以致于使每一导电环以紧接所述导电环的上、下与阵列的一中心导体连接。
文档编号H01L23/522GK101390211SQ200680053396
公开日2009年3月18日 申请日期2006年11月2日 优先权日2005年12月28日
发明者R·L·佩蒂特 申请人:模拟设备股份有限公司