专利名称：具有由氨气中侧氮化处理的多金属栅结构的栅电极的半导体器件的制作方法
技术领域：
本发明涉及一种带有多金属栅结构的栅电极的半导体器件及制造这种半导体器件的方法，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构。
背景技术：
近年来，为了降低半导体器件的尺寸的努力已导致了半导体器件中的MOSFET具有降低的栅长度和增大的栅电阻的趋势。为了降低栅电阻，已提出了一种多化物栅结构，其中，栅电极具有由金属硅化物层和多晶硅层组成的双层结构。
为了获得比多化物栅结构低的栅电阻，还提出了一种带有多金属栅结构的栅电极的半导体器件。多金属栅结构包含栅电极由多晶硅层、阻挡膜和金属膜组成的三层结构。确切地，金属膜包含由作为一种具有高熔点的金属的钨所构成的钨膜，且阻挡膜包含氮化钨膜，因此栅电极是包含钨膜、氮化钨膜和多晶硅层的叠层结构。
下面将参考附图中的图1-图9对制造带有多金属结构的栅电极的传统半导体器件的工艺进行描述。
(1)首先，如附图中的图1所示，通过诸如STI(浅沟槽隔离)工艺等工艺在硅衬底中形成器件分离区10，且把p型杂质和n型杂质分别注入到NMOS和PMOS区中，以形成P阱和N阱。
(2)然后，如附图中的图2所示，相继在硅衬底上形成栅绝缘膜21、硅层22、阻挡膜23和钨膜24，且在钨膜24上淀积作为蚀刻掩膜的掩膜氮化物膜25，以形成栅极。形成这些膜和层的工艺将在下面详细描述。
首先，执行栅氧化，以形成栅绝缘膜21。然后，通过LPCVD(低压化学气相淀积)工艺淀积硅，以形成多晶硅层22。多晶硅层22例如由n型多晶硅或p型多晶硅形成。如果将采用双栅极，那么NMOS区则由n型多晶硅形成，而PMOS则由p型多晶硅形成。例如，淀积非掺杂硅，且使用注入掩膜来注入n型杂质和p型杂质。为了激活这些杂质，在N2气体中以950℃进行10秒钟的RTA(快速热退火)。通过离子注入方式把磷或砷导入NMOS区中，以及通过10KeV和3×1015/厘米-2的离子注入把硼或铟导入PMOS区中。
然后，阻挡膜23由氮化钨形成且通过溅射在阻挡膜23上淀积钨膜24。例如阻挡膜23具有10nm的厚度且钨膜24具有80nm的厚度。
最后，通过等离子体CVD在钨膜24上淀积作为掩膜氮化物膜25的氮化硅。掩膜氮化物膜25例如具有180nm的厚度。
(3)然后，如附图中的图3所示，在掩膜氮化物膜25上把光致抗蚀剂31构图成为预期的栅极图形。
(4)然后，如附图中的图4所示，使用光致抗蚀剂31作为掩膜，对掩膜氮化物膜25进行蚀刻。在除去光致抗蚀剂31后，使用掩膜氮化物膜25作为掩膜，对钨膜24、阻挡膜23和多晶硅层22进行蚀刻，从而形成了栅电极41。
其后，对该部件进行侧面选择性氧化，以氧化多晶硅层22的侧面和硅衬底的硅。该氧化在H2O/H2/N2气体中在750℃下执行105分钟，使得多金属栅上的钨膜24没有被氧化而多晶硅层22被氧化。
为了增大栅极末端上的栅氧化膜的厚度，以降低多晶硅层22和硅衬底之间的泄漏电流，通过氧化栅末端上的多晶硅层22和硅衬底的方式来进行选择性氧化。该选择性氧化也是为了恢复由于栅蚀刻而导致的损坏而考虑的。
(5)如附图中的图5所示，使用注入掩膜在NMOS区和PMOS区中形成扩展区52和口袋(pocket)注入层51。对NMOS区中的扩展区52注入n型杂质，且对PMOS区中的扩展区52注入p型杂质。对NMOS区中的口袋注入层51注入n型杂质，且对PMOS区中的口袋注入层51注入p型杂质。
(6)然后，如附图中的图6所示，通过CVD在目前所形成的整个表面上淀积氮化物膜，然后通过后各向异性蚀刻进行深蚀刻，从而在栅侧面上形成了隔离层61。
(7)然后，如附图中的图7所示，使用注入掩膜在NMOS区和PMOS区中形成源区/漏区71和72。对NMOS区中的源区/漏区71和72注入n型杂质，且对PMOS区中的源区/漏区71和72注入p型杂质。
(8)然后，如附图中的图8所示，用诸如氧化物膜等绝缘膜覆盖目前所形成的整个表面，其被CMP等平面化。该绝缘膜作为硅衬底和栅电极41以及上层互连之间的层间膜81。
(9)最后，如附图中的图9所示，通过光刻和蚀刻在硅衬底和栅电极41的源区和漏区中形成接触孔92，且在接触孔92中嵌入导电膜。然后，在导电膜上构图成互连或电极焊盘91。
如上所述的传统半导体器件存在一个问题由于在暴露多晶硅层22的时候执行侧面选择性氧化，钨膜24和多晶硅层22之间的接触电阻变大且不能降低栅电阻。
在进行侧面选择性氧化之前通过在氮(N2)气体中采用RTA在栅电极上执行侧面氮化的方式以降低栅电阻的传统工艺在下面的文件1和2中公开，例如文件1公开号为2001-326348的日本专利申请；以及文件2公开号为2002-16248的日本专利申请。
上述传统工艺是基于这样的观点的当多晶硅层22的侧面被过度氧化而降低栅长度时，多晶硅层22和钨膜24之间的接触区域减少了，从而增大了接触电阻，由于侧面选择性氧化而导致了接触电阻的增大。根据制造半导体器件的传统工艺，在栅侧面上提供氮化物膜，以在多晶硅层22的侧面上形成氮化硅膜。根据传统工艺，由于氮化硅膜起到氧化预防膜的作用，当在栅电极上进行侧面选择性氧化时，多晶硅层22的侧面被防止过度氧化，以防止接触电阻增大，从而抑制了栅电阻的增大。
但是，本申请的发明人已发现只是简单地通过在栅电极的侧面提供起到氧化预防膜的作用的氮化硅膜来保持钨膜24和多晶硅层22之间的接触区域的方式并不能有效降低钨膜24和多晶硅层22之间的接触电阻。
现已存在对能够使栅电阻小于上述制造半导体器件的传统工艺的工艺的需求。进而，对于降低栅电阻，不只需要降低钨膜24和多晶硅层22之间的接触电阻，还需预防栅电极的耗尽，以使杂质浓度保持在一定的高水平上。
发明内容
本发明的目标是提供一种半导体器件以及制造这种半导体器件的方法，这种半导体器件在钨膜和多晶硅层之间具有降低的接触电阻和带有具有降低的栅电阻且被预防耗尽的栅电极。
为了实现上述目标，根据本发明的一个方面提供了一种制造带有多金属栅结构的栅电极的半导体器件的方法，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，该方法包含以下步骤相继在半导体衬底上形成栅绝缘膜、多晶硅层、阻挡膜和金属膜，对金属膜、阻挡膜和多晶硅层进行蚀刻以形成栅电极，在氨气体中且在700℃-950℃的氮化温度范围下在栅电极上进行侧面氮化，以及进行侧面选择性氧化，以氧化多晶硅层和半导体衬底中的硅，且不氧化金属膜。
根据本发明，在形成栅电极之后且在栅电极上进行侧面选择性氧化之前，栅电极的侧面在氨气体中且在700℃-950℃的低氮化温度下被氮化。因此，在多晶硅层的侧面上形成了氮化硅膜，同时不会加速多晶硅层中的杂质向外扩散。这样所形成的氮化硅膜能够有效降低多晶硅层的氧化数量且还降低(晶格)空隙中的Si原子的注入数量，从而抑制了杂质的快速扩散。因此，多晶硅层的钨界面中的杂质浓度保持在高水平上，从而降低了金属膜和多晶硅层之间的接触电阻。
在进行侧面选择性氧化时，在多晶硅层的侧面形成了氧化物氮化物膜。多晶硅层中的杂质在后来的热处理工艺中向外扩散。多晶硅层的钨界面中的杂质浓度保持在高水平上，从而降低了金属膜和多晶硅层之间的接触电阻。
由于多晶硅层中的杂质在后来的热处理工艺中向外扩散，多晶硅层的栅氧化物膜界面中的杂质浓度也保持在高水平上，从而抑制了栅电极的耗尽。
因为金属膜和多晶硅层之间的接触电阻被降低且栅电极的耗尽得到抑制，所有栅电极的电阻被降低了。
根据本发明的另一方面，提供了一种制造带有多金属栅结构的栅电极的半导体器件的方法，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，该方法包含以下步骤相继在半导体衬底上形成栅绝缘膜、多晶硅层、阻挡膜和金属膜，对金属膜、阻挡膜和多晶硅层进行蚀刻以形成栅电极，通过等离子体氮化的方式在栅电极上进行侧面氮化，以及进行侧面选择性氧化，以氧化多晶硅层和半导体衬底中的硅且不氧化金属膜。
根据本发明的另一方面，由于栅电极的侧面是通过等离子体氮化方式进行氮化的，该方法不用通过氮化半导体衬底来抑制半导体衬底的氧化。根据本发明的这另一方面的方法提供了与在氨气体中通过RTS来氮化栅电极的方法相同的优点。
金属膜可以包含钨膜，且阻挡膜可以包含氮化钨膜。
参考示出了本发明的示例的附图，下面的描述将使本发明的上述和其它目标、特性和优点变得清晰明了。
图1是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图2是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图3是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图4是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图5是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；
图6是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图7是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图8是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图9是示出了制造带有多金属栅结构的半导体器件的工艺的步骤的剖面图；图10是个图表，示出了对于相同侧面氮浓度下的氮化，在氮气体中执行RTA时和在氨气体中执行RTA时所产生的效果的对比；图11是个图表，示出了对于相同氮化温度下的侧面氮化，在氮气体中执行RTA时和在氨气体中执行RTA时所产生的效果的对比；图12是个图表，示出了从栅蚀刻步骤到栅侧面氧化步骤，根据本发明的第一实施例制造半导体器件的工艺和制造半导体器件的传统工艺之间的对比；图13个图表，示出了当侧面氮化温度改变时钨膜和多晶硅层之间的接触电阻如何变化；图14个图表，示出了当侧面氮化温度改变时多晶硅层和栅氧化物膜之间的界面中的施主浓度如何变化；图15是个图表，示出了钨膜和多晶硅层之间的界面中的施主/受主浓度和多晶硅层和栅氧化物膜之间的界面中的掺杂剂浓度如何根据侧面氮化的温度而变化；图16是个图表，示出了在侧面氮化温度变化时多晶硅层中的杂质浓度的分布；图17是示出了接触电阻的杂质浓度相关性的图表；图18是示出了氮化条件的下限的图表；图19是示出了氮化条件的上限的图表；图20是示出了氮化浓度的氮化温度相关性的图表；以及图21是个图表，示出了在根据本发明的第二实施例通过等离子体氮化方式执行栅侧面氮化时和在根据本发明的第一实施例通过氨气体中的RTA方式执行栅侧面氮化时再氧化数量的比例和氮浓度峰值之间的关系。
具体实施例方式
下面参考附图对本发明的优选实施例进行了详细描述。图1-图9示出了制造带有多金属栅结构的半导体器件的传统工艺。下面将使用图1-图9中的参考数字对本发明的实施例进行描述。
第一实施例下面将对根据本发明的第一实施例制造半导体器件的方法进行描述。
本申请的发明人已确定在多晶硅层22暴露时，在具有多金属栅结构的MOSFET上执行侧面选择性氧化时，钨膜24和多晶硅层22之间的接触电阻会升高，因为杂质分布由于下面的两个现象而产生变化这两个现象包含多晶硅层22中的杂质从栅电极的侧面向外扩散的现象，以及由于(晶格)空隙中Si原子的注入而导致杂质以提高的速率扩散而降低多晶硅层22的上面部分中的杂质浓度的现象，其中，(晶格)空隙中Si原子的注入发生在当栅电极的多晶硅层22被氧化的时候。考虑到这些现象，为了降低钨膜24和多晶硅层22之间的接触电阻的目的，本申请的发明人已发明了一种结构和工艺，用于抑制多晶硅层22中的杂质向外扩散和在氧化时(晶格)空隙中Si原子的注入，从而防止了杂质扩散。
本申请的发明人还确定由于栅电极趋于被耗尽，在栅电极上进行侧面选择性氧化会增大栅电阻。
下面将对为什么在带有正被暴露的多晶硅层22的栅电极上进行侧面选择性氧化会增大栅电阻的具体原因进行说明。
首先，钨膜24和多晶硅层22之间的接触电阻变大是由于下述两个原因(1)如果在栅电极41的多晶硅层22被暴露的时候栅电极被氧化，则氧化的量会增加。如果氧化的量增加，那么注入到硅层22中的(晶格)空隙中Si原子的数量也会增加。因此，在多晶硅层22中的诸如磷和硼的杂质以增加的速率扩散，其发生在栅电极正被氧化或氧化之后被加热的时候，从而造成了钨界面中的杂质浓度下降。
(2)如果多晶硅层22的侧面被暴露，那么多晶硅层22中的杂质在后来的热处理工艺中趋于向外扩散，造成了多晶硅层22的钨界面中的杂质浓度下降。
栅电极容易耗尽是由于下述的原因如果多晶硅层22的侧面被暴露，那么多晶硅层22中的杂质在后来的热处理工艺中容易向外扩散，造成了不只是钨界面还有栅氧化物膜界面中的杂质浓度下降。
如果上述现象将被抑制，以防止栅电阻增大，那么如在上述文件1和2中所公开的，可以建议在栅电极上进行侧面选择性氧化之前氮化多晶硅层22的侧面，以在多晶硅层22的侧面上形成氮化物膜。为了减少向外扩散，优选地执行较强的氮化，以形成较厚的氮化物膜。较强的氮化能够在较高的温度下实现。但是，较高温度下的氮化在氮化时会加速向外扩散，从而造成了多晶硅层22中的杂质浓度下降。因此，必须采用能够执行较强的氮化且不是在较高温度下处理部件的工艺。
LPCVD可以有效执行所需浓度下的氮化且不是在较高温度下处理部件。但是，由于LPCVD不仅会氮化栅电极的侧面还会氮化硅衬底，所以不能使用LPCVD方法。
在上述文件1和2中所公开的在N2气体中氮化该部件的工艺不能执行较强的氮化，除非提高温度。但是，如上所述，由于较高温度下的氮化会加速向外扩散，因此在N2气体中氮化该部件不能有效抑制杂质分布的变化。例如，如果通过在N2气体中氮化该部件的方法来获得所需的氮化物膜，那么用于氮化的温度需要大约高达1200℃。在这么高的温度下氮化该部件将会在栅侧面的氮化时导致向外扩散，从而造成了杂质浓度下降且不能获得所需的杂质分布。
在根据本发明的第一实施例制造半导体器件的方法中，在形成栅电极41之后且对栅侧面执行侧面选择性氧化之前，在氨(NH3)气体中氮化栅电极41的侧面。在该步骤中，氮化栅电极的侧面和硅衬底。该氨气体由100％的NH3组成。氮化温度是1000℃或更低。
下面将参考图10和11对在氮气体中执行RTA时和在氨气体中执行RTA时所产生的效果的对比进行描述。图10示出了当在相同侧面氮浓度下对该部件进行氮化时所产生的效果，且图11示出了在相同氮化温度下对该部件进行侧面氮化所产生的效果。
可从图10中看出，如果在氮气体中在相同侧面氮浓度下对该部件进行氮化，那么氮化温度则较高，造成了比如果该部件在氨气体中被氮化的情况更大的向外扩散。因此，如果该部件在氮气体中被氮化，则杂质浓度被降低，且钨膜24和多晶硅层22之间的接触电阻变大，从而耗尽了多晶硅层22。因而，栅电阻不能拥有低值。
可从图11中看出，如果在相同氮化温度下对该部件进行用于侧面氮化的氮化，那么形成的氮化硅的氮浓度则低于如果该部件在氨气体中被氮化的情况中的氮浓度。因此，由于具有在氮气体中氮化该部件而产生的氮化硅，在进行选择性氧化时不能抑制多晶硅层22的氧化数量，且不能有效抑制多晶硅层22中的(晶格)空隙中Si原子的注入。因此，钨膜24和多晶硅层22之间的接触电阻变大，从而耗尽了多晶硅层22。因而，栅电阻不能拥有低值。
下面将参考图12，从栅蚀刻步骤到栅侧面氧化步骤，对根据本发明的第一实施例制造半导体器件的工艺和制造不具有栅侧面氮化的半导体器件的传统工艺之间的对比进行描述。
可从图12中了解到，在完成栅蚀刻的时候，传统制造工艺和根据本实施例的制造工艺之间没有差别。在根据本实施例的制造工艺中，在栅蚀刻之后执行栅侧面氮化，以在钨膜24的侧面上形成氮化钨(WN)和在多晶硅层22的侧面上形成氮化硅(SiN)。进而，在栅绝缘膜21和多晶硅层22之间的界面和栅绝缘膜21和硅衬底之间的界面的部分上形成氮化硅(SiN)或氮氧化硅(SiON)。
当在栅侧面氮化之后对栅电极进行侧面选择性氧化时，在多晶硅层22的侧面上形成氧化物氮化物膜。氧化物氮化物膜中的氮峰值浓度是10(原子％)或更高。氧化物氮化物膜具有大约3nm的膜厚度。
下面将参考图13-19对根据本实施例而制造的半导体器件的特性进行讨论。
图13示出了当侧面氮化温度改变时钨膜24和多晶硅层22之间的接触电阻如何变化。图14示出了当侧面氮化温度改变时多晶硅层22和栅氧化物膜21之间的界面中的施主浓度如何变化。
图15示出了钨膜24和多晶硅层22之间的界面中的施主/受主浓度和多晶硅层22和栅氧化物膜21之间的界面中的掺杂剂浓度如何根据侧面氮化的温度而变化。在图15中，钨膜24和多晶硅层22之间的界面中的施主/受主浓度是根据图13中所示的接触电阻的值而估算出的，而多晶硅层22和栅氧化物膜21之间的界面中的掺杂剂浓度是根据测量的C-V结果而估算出的。
图16示出了在侧面氮化温度变化时多晶硅层中的杂质浓度的分布图。图16表示如果氮化温度是850℃和950℃，则杂质浓度的分布图具有尖锐的梯度且掺杂剂的扩散小。也可以从图16中看出，如果氮化温度是700℃且如果没有执行栅侧面氮化，则杂质浓度的分布图具有较缓的梯度，且掺杂剂的扩散速度快。
图17示出了钨膜24和多晶硅层22之间的接触电阻的杂质浓度相关性。可从图17中知道注入的杂质离子的数量较高时接触电阻系数较低。
下面将对为什么根据本实施例制造半导体器件的方法能够使钨膜24和多晶硅层22之间的接触电阻小于制造不具有栅侧面氮化的半导体器件的传统工艺的原因进行描述。
钨膜24和多晶硅层22之间的接触电阻能够由于下述两个原因而降低(1)如果覆盖有氮化硅的的多晶硅层22被氧化，则氧化的数量小于如果多晶硅层22没有被氮化硅覆盖的情况。由于氧化的数量减少，因此注入到硅层22中的(晶格)空隙中Si原子的量的数量也减少。因此，在多晶硅层22中的诸如磷和硼的杂质的快速扩散得到抑制，其中，该扩散在栅电极正被氧化或氧化之后被加热的时候进行。由于氮浓度较高，在栅侧面氧化时注入的(晶格)空隙中Si原子的数量较小，所以掺杂剂的快速扩散得到抑制。
由于多晶硅层22中的杂质通过低能离子注入方式导入，钨界面中的杂质浓度高于多晶硅层22中的平均浓度。因此，当扩散得到抑制时，钨界面中的杂质浓度保持在高水平上。如图15所示，钨界面中的杂质浓度通过栅侧面氮化方式得到提高。因而，如图13所示，钨膜24和多晶硅层22之间的接触电阻能够通过执行栅侧面氮化方式而得到降低。
(2)通过栅侧面氮化方式在多晶硅层22的侧面上形成氧化物氮化物膜。该氧化物氮化物膜在后来的热处理工艺中能有效抑制多晶硅层22中的杂质向外扩散。因而，如图15所示，钨界面中的杂质浓度保持在高水平上。钨膜24和多晶硅层22之间的接触电阻依赖于多晶硅层22中的杂质浓度。由于杂质浓度较高，电阻则较低。因而，如图13所示，钨膜24和多晶硅层22之间的接触电阻能够通过执行栅侧面氮化方式而得到降低。
相对于制造不具有栅侧面氮化的半导体器件的传统工艺，根据本实施例制造半导体器件的方法能够改善栅电极的耗尽。栅电极的耗尽为什么能够得到改善的原因如下如上所述，当执行栅侧面氧化时，在多晶硅层22的侧面上形成了氧化物氮化物膜，且氧化物氮化物膜在后来的热处理工艺中抑制了多晶硅层22中的杂质向外扩散。因而，如图14和15所示，杂质浓度不仅在钨界面中还在栅氧化物膜界面中保持在高水平上。因此，栅电极的耗尽得到改善。
如果根据本实施例制造半导体器件的方法被应用到具有双多金属栅结构的p+栅电极中，除了实现了上述的优点之外，还可以抑制硼对栅氧化物膜的渗入。硼对栅氧化物膜的渗入由于下述原因而被抑制众所周知，如果该部件在氢气体中被加热，则氢会加速二氧化硅膜中的硼的扩散。因此，如果该部件在多金属栅暴露的时候被氧化，则多晶硅层被暴露在氢气体中。在带有被导入其里面的硼的P型多晶硅栅中，硼渗入栅氧化物膜并延伸至硅衬底的概率很高。如果硼延伸至硅衬底，则它会造成诸如MOS晶体管的门限电压发生变化的负面影响。但是，如果在多晶硅层的侧面形成氧化物氮化物膜，那么氧化物氮化物膜能够抑制氢扩散入多晶硅层中，从而造成硼渗入栅氧化物膜并延伸至硅衬底的概率下降。
通过栅侧面氮化所产生的第二优点是改善了在侧面选择性氧化时对栅下鸟喙的控制特性以及改善了暂停/刷新特性。
如果执行没有栅侧面氮化的侧面选择性氧化，那么，由于该部件被氧化时在多晶硅层22、栅边缘上的多晶硅层22和硅衬底的侧面上没有或带有薄氧化物膜，则栅边缘上的多晶硅层22和硅衬底容易被过度氧化。因此，在进行侧面选择性氧化时很难控制栅下的鸟喙。
如果在进行侧面选择性氧化之前执行栅侧面氮化，那么，由于该部件被氧化时在多晶硅层22、栅边缘上的多晶硅层22和硅衬底的侧面上带有氧化物氮化物膜，则防止了栅边缘上的多晶硅层22和硅衬底被过度氧化。
暂停/刷新特性能够由于下述的原因得到改善如果没有执行栅侧面氮化，那么，后来的步骤在钨膜24被暴露在栅电极41的侧面上的情况下进行。因此，在后来的热处理工艺中金属材料(钨)有更多的数量被散布，且在离子注入时通过撞击而注入硅衬底中的金属数量增加了。在被注入硅衬底中的金属中，存在于耗尽层中的金属增大了pn结泄漏电流，从而造成了下降的暂停/刷新特性。
如果在进行侧面选择性氧化之前执行栅侧面氮化，那么则在栅电极41的多晶硅层22的侧面上形成了氧化物氮化物膜。此时，在多晶硅层22上的金属材料的钨膜24的侧面上形成了氮化物。这样形成的氮化物在后来的热处理工艺中有效降低了金属材料的散布数量。如果金属材料的散布数量被降低了，那么，在离子注入时通过撞击而被注入硅衬底的金属的数量也得到降低。在被注入硅衬底的金属中，存在于耗尽层中的金属增大了pn结泄漏电流。由于克服了该缺点，pn结泄漏电流被降低了，从而改善了暂停/刷新特性。
根据本实施例制造半导体器件的方法提供了如上所述的各种优点。但是，只是氮化栅电极41的多晶硅层22并不是足够有效的，为了实现上述的优点，存在着对氮化栅侧面的一些氮化条件和对多晶硅层22上的氧化物氮化物膜的限制条件。
首先，栅电极41的多晶硅层22的侧面上的氧化物氮化物膜中的氮浓度受下述条件的限制。需用于抑制栅电极41的多晶硅层22中的杂质向外扩散和在氧化时(晶格)空隙中Si原子的注入的氧化物氮化物膜中的氮浓度不仅依赖于氮化条件，还依赖于氧化条件。因此，对氮浓度的下限由在氧化后的氮浓度确定。可从图18中看出，在氧化物氮化物膜中的氮浓度峰值上，根据钨膜24和多晶硅层22之间的接触电阻的相关性，氮浓度的累加值(integrated value)的下限需最好为2.0×1015(原子/厘米2)。氮浓度的累加值表示以数量形式存在的氮原子的个数，其通过表面面积1厘米2×形成的氧化物氮化物膜的厚度来确定。
栅侧面氮化的氮化条件根据氮化工艺自身的温度受向外的扩散限制。这点可从图19中看出，对于氮化温度，根据靠近栅氧化物膜21的多晶硅层22中的施主浓度的相关性，氮化温度的上限是1000℃。如果氮化温度高于1000℃，那么，由于在氮化时向外扩散，施主浓度将会低于没有执行栅侧面氮化的情况，从而不能实现如果执行栅侧面氮化时所获得的优点。
如果氮化温度低于800℃，那么，在氮化时由向外扩散所产生的扩散数量则小于在后来工艺中由向外扩散所产生的扩散数量。如果氮化温度高于800℃，那么，在氮化时由向外扩散所产生的扩散数量则大于在后来工艺中由向外扩散所产生的扩散数量。换言之，如果氮化温度与800℃差别太大，那么两种情况都会使向外扩散变得太大，造成了施主浓度下降。因此，如果氮化温度太高或太低，施主浓度都不能得到提高。可从图19中看出，为了提高施主浓度，以充分获得相对于没有执行任何栅侧面氮化的工艺的优点，氮化温度应该在700℃-950℃的范围内。
图20示出了氮化浓度的氮化温度相关性。在图20中，[原子％]由热氧化膜中的所有原子个数中的氮原子的个数确定。热氧化物膜中的原子的密度是6×1022/厘米3。
第二实施例下面将对根据本发明的第二实施例制造半导体器件的方法进行描述。
在如上所述的根据本发明的第一实施例制半导体器件的方法中，在形成栅电极41之后且对栅侧面进行侧面选择性氧化之前，栅电极41的侧面在氨(NH3)气体中通过RTA进行氮化。而在根据第二实施例制半导体器件的方法中，栅电极41的侧面通过等离子体氮化方式进行氮化，而不是在氨气体中进行RTA。等离子体氮化在400℃、500毫托和1000瓦的条件下进行。
等离子体氮化的优点在于由于氮几乎没有延伸至硅衬底的表面，因此与在氨气体中不同，氮化硅的氧化没有受到抑制，。
图21示出了在根据第二实施例通过等离子体氮化方式执行栅侧面氮化时与在根据第一实施例在氨气体中通过RTA方式执行栅侧面氮化时再氧化数量的比例和氮浓度峰值之间的关系。在图21中，再氧化数量的比例表示在后来的氧化工艺中当在其表面上带有氧化物膜的晶片被氮化/未被氮化时氮化物膜的厚度的升高比例，且它被定义为(氮化)/(未氮化)。
图21的研究表示如果根据第一实施例在氨气体中通过TRA执行栅侧面氮化，则氧化受到抑制，且再氧化数量的比例较小而氮浓度峰值较大，从而在后来的氧化工艺中造成氧化物膜厚度的下降，且如果根据本实施例执行等离子体氮化，则即使当氮浓度峰值较高时，再氧化数量的比例大致为1，且在后来的氧化工艺中不会影响氧化物膜的厚度。因此，根据第二实施例制造半导体器件的方法具有效果，特别是如果将形成正电的栅下的鸟喙。
在根据第二实施例制造半导体器件的方法，对氮数量(氮浓度峰值或氮浓度的累加值)的下限以与如果在氨气体中通过RTA执行栅侧面氮化的相同方式来确定。但是，根据该温度不存在上限。
在本发明的第一和第二实施例中，作为栅电极41的金属膜包含钨膜24，且氮化钨膜被用作阻挡膜23。但是，本发明并不限定于这些细节，也可以应用于带有由非钨的其它金属所组成的多金属结构的栅电极的半导体器件。
虽然已使用了具体条件对本发明的优选实施例进行描述，但是，这些描述只是作为示例性目的的，且应当理解，在不脱离所附权利要求书的精神或范围的情况下，可以进行改变和变化。
权利要求
1.一种制造带有多金属栅结构的栅电极的半导体器件的方法，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，该方法包含以下步骤相继在半导体衬底上形成栅绝缘膜、多晶硅层、阻挡膜和金属膜；对所述金属膜、所述阻挡膜和所述多晶硅层进行蚀刻，以形成栅电极；在氨气体中且在700℃-950℃的氮化温度范围下在所述栅电极上进行侧面氮化；以及进行侧面选择性氧化，以氧化所述多晶硅层和所述半导体衬底中的硅而不氧化所述金属膜。
2.一种制造带有多金属栅结构的栅电极的半导体器件的方法，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，该方法包含以下步骤相继在半导体衬底上形成栅绝缘膜、多晶硅层、阻挡膜和金属膜；对所述金属膜、所述阻挡膜和所述多晶硅层进行蚀刻，以形成栅电极；通过等离子体氮化的方式在所述栅电极上进行侧面氮化；以及进行侧面选择性氧化，以氧化所述多晶硅层和所述半导体衬底中的硅而不氧化所述金属膜。
3.如权利要求1所述的方法，其中所述金属膜包含钨膜，且所述阻挡膜包含氮化钨膜。
4.如权利要求2所述的方法，其中所述金属膜包含钨膜，且所述阻挡膜包含氮化钨膜。
5.一种带有多金属栅结构的栅电极的半导体器件，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，所述多晶硅层带有使用累加值至少为2×1015原子/厘米2的氮化物浓度氮化的侧面。
6.一种带有多金属栅结构的栅电极的半导体器件，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，所述多晶硅层带有使用累加值至少为2×1015原子/厘米2的氮化物浓度、且在氨气体中在700℃-950℃的氮化温度下氮化的侧面。
7.一种带有多金属栅结构的栅电极的半导体器件，其中，多金属栅结构包含带有金属膜、阻挡膜和多晶硅层的三层结构，所述多晶硅层带有使用累加值至少为2×1015原子/厘米2的氮化物浓度通过等离子体氮化方式氮化的侧面。
8.如权利要求5所述的半导体器件，其中所述金属膜包含钨膜，且所述阻挡膜包含氮化钨膜。
9.如权利要求6所述的半导体器件，其中所述金属膜包含钨膜，且所述阻挡膜包含氮化钨膜。
10.如权利要求7所述的半导体器件，其中所述金属膜包含钨膜，且所述阻挡膜包含氮化钨膜。
全文摘要
一种半导体器件，其在钨膜和多晶硅层之间具有降低的接触电阻和带有具有降低的栅电阻且被预防耗尽的栅电极。根据制造装置半导体器件的方法，一种半导体器件，其在形成栅电极之后且在栅电极上执行侧面选择性氧化之前，通过在氨气体中在700℃－950℃的氮化温度下氮化栅电极的侧面的方式来制造带有多金属栅结构的栅电极，其中，多金属栅结构包含带有钨(W)膜、氮化钨(WN)膜和多晶硅(PolySi)层的三层结构。
文档编号H01L29/40GK1519901SQ20041000193
公开日2004年8月11日 申请日期2004年1月16日 优先权日2003年1月17日
发明者北村英次, 山田悟, 加藤慈规, 齐野敢太, 齐藤政良, 饭岛晋平, 大汤静宪, 太, 宪, 平, 良, 规 申请人:尔必达存储器株式会社, 日立超大规模集成电路系统株式会社, 株式会社日立制作所