专利名称：自动对准接触插塞的制造方法
技术领域：
本发明涉及一种半导体组件的制造方法，且特别涉及一种应用于先进金属氧化物半导体场效晶体管中的自动对准接触插塞的制造方法。
背景技术：
晶体管的尺寸使得过去十多年间超大规模集成电路(Ultra-Large ScaleIntegrated，ULSI)芯片的电路密度和速度效益不断的提升。随着现有块状金属氧化物半导体场效晶体管(Bulk Metal-Oxide-Semiconductor Field-EffectTransistor)闸极长度的缩减，能有效的经由闸极控制信道的开关成为一个必须面临的问题。随着晶体管的信道的缩短而降低闸极控制的现象称之为短信道效应(Short Channel Effect)。增加闸极掺杂浓度、降低闸氧化层的厚度以及源/汲极超浅接面(Ultra-shallow Source/Drain Junction)是抑制短信道效应的方式。但是，当组件尺寸小于30纳米时，对于使用块状硅材料形成于硅基底上的传统组件结构而言，在制程上达成增加闸极掺杂浓度、降低闸氧化层的厚度以及源/汲极超浅接面的需求会产生相当多的困难。
一个能有效的控制短信道效应和持续符合组件尺寸缩小的历史轨迹的方向就是改变组件结构，例如超薄体(Ultra-Thin Body，UTB)晶体管和多闸极(Multi-Gate)晶体管等。超薄体晶体管本体的厚度小于闸极长度的一半。在一个超薄体晶体管中，所有在源/汲极间可供电流流动的途径均和闸极非常接近，因此闸极可以对信道的电位提供相当好的控制。多闸极晶体管结构包括双闸极结构、三闸极结构、奥米迦场效晶体管(Omega-FET)结构以及环绕闸极结构或包覆闸极结构晶体管等等。多闸极晶体管结构可以引领复合金属氧化物半导体技术跨越传统块状金属氧化物半导体场效晶体管尺寸的限制而继续缩小尺寸，并且能了解到硅材料金属氧化物半导体场效晶体管尺寸的极限。导入额外的闸极可以改善闸极和信道间的电容耦合，增加闸极对信道的电位的控制，以抑制短信道效应而能继续缩小金属氧化物半导体的尺寸。
如图所绘示，超薄体晶体管是第一个被考虑到的先进半导体组件。图1A绘示UTB晶体管的俯视示意图。图1B绘示图1A中I-I’剖面线的剖面示意图。图1A中可以看到闸极电极100、间隙壁102、接触孔洞104及接触插塞106。图1B中可以看到硅基底108、绝缘层110、超薄硅材料体112、源/汲极114、源/汲极延伸116、信道区118、被动层(Passivation layer)120、硅化金属层122、闸介电层124、闸极电极100、间隙壁102、接触孔洞104及接触插塞106。UTB晶体管包含有一超薄硅材料体112位于绝缘层110的上方。晶体管具有被位于超薄系材料体之上的闸极100所分隔的源/汲极114。一金属硅化物层122形成于源/汲极114的表面上。通过一导电性接触插塞106和金属硅化物层的接触而和源/汲极114电性连接。电流流经源极接触插塞、源极金属硅化物层、源极和晶体管的信道区118而流入汲极。电流再经由汲极硅化金属层由汲极流入汲极接触插塞。电流在流动过程中所遭遇电阻的变化如前所述。在实际的制程中，导体接触插塞可能会发生误对准(Misalignment)。请参照图2，图2绘示一具有误对准接触插塞的晶体管的剖面示意图。如图2所示，源/汲极的接触插塞均向右偏移，因此，源极插塞124和信道区118的距离Xd缩小而汲极插塞126和信道区118的距离Xs增加。这样的接触插塞误对准会导致源极的阻抗下降而汲极的阻抗上升。源极的阻抗下降而汲极的阻抗上升如此的变化会导致晶体管电气特性的改变。
如上所述纳米级的组件结构(包括超薄体晶体管和多闸极晶体管)，在组件间流动的高电流密度代表着串联电阻将会是组件效能最佳化过程中一个重要的考虑。除此之外，组件源/汲极间阻抗的变化会明显的改变组件的电气特性。一个可供量产的制程需要足够的可靠性以确保组件电阻的变化降到最低。
发明内容
本发明的目的在于提供一种自动对准接触插塞的制造方法，形成一接触间隙壁，使得形成接触孔洞时误对准所造成的影响降到最低。
本发明针对一个先进半导体组件结构的源/汲极区提供一个自动对准接触插塞，此先进半导体组件结构包括超薄体(Ultra-Thin Body，UTB)晶体管、双闸极晶体管例如鳍状场效晶体管(Fin FET)、三闸极晶体管和奥米迦场效晶体管(Omega-FET)。包含至少两个闸极的晶体管，包括双闸极晶体管、三闸极晶体管和奥米迦场效晶体管均称之为多闸极晶体管(Multi-Gate Transistor)。
本发明提供一个接触间隙壁于先进晶体管闸极堆栈的侧壁上，接触插塞和部分接触间隙壁及部分源/汲极接触。即使在形成接触孔洞时有轻微的误对准发生，都不会对源极接触插塞与信道区间的距离和汲极接触插塞与信道区间的距离产生影响。
图1A是UTB晶体管的俯视示意图；图1B是图1A中I-I’剖面线的剖面示意图；图2是一具有误对准接触插塞的晶体管的剖面示意图；图3A是本发明具有自动对准接触插塞之UTB晶体管的俯视示意图；图3B是图3A中II-II’剖面线的剖面示意图；图4是本发明的另外一个实施例的剖面示意图；图5A-5C是本发明具有自动对准接触插塞的UTB晶体管的制造方法的俯视示意图；图6A-6C是相对应于图5A-5C中III-III’剖面线的剖面示意图；图7是一三闸极晶体管结构的立体示意图；图8是绘示图7中A-A’剖面线的剖面示意图；图9A是图7中B-B’剖面线的剖面示意图；图9B是形成接触间隙壁后，沿图7中B-B’剖面线的剖面示意图；图9C是形成接触孔洞后，沿图7中B-B’剖面线的剖面示意图；图9D是形成接触插塞后，沿图7中B-B’剖面线的剖面示意图；图10A是图7中C-C’剖面线的剖面示意图；图10B是形成接触间隙壁后，沿图7中C-C’剖面线的剖面示意图；图10C是形成接触孔洞后，沿图7中C-C’剖面线的剖面示意图；图10D是形成接触插塞后，沿图7中C-C’剖面线的剖面示意图；图11是一奥米迦场效晶体管结构的立体示意图；以及图12是一双闸极晶体管结构的立体示意图。
具体实施例方式
实施例一请参照图3A，图3A绘示本发明所揭露，具有自动对准接触插塞的UTB晶体管的俯视示意图。图3B绘示图2中II-II’剖面线的剖面示意图。图3A中可以看到闸极电极200、间隙壁202、接触间隙壁203、接触孔洞204及接触插塞206。图3B中可以看到硅基底208、绝缘层210、超薄硅材料体212、源/汲极214、源/汲极延伸216、信道区218、被动层220、硅化金属层222、闸介电层224、闸极电极200、间隙壁202、接触间隙壁203、接触孔洞204及接触插塞206。因为接触插塞206和接触间隙壁203重叠，因此，任何源/汲极214上接触插塞206轻微的误对准都不会影响源极上的接触插塞206和信道区218间的距离以及汲极上的接触插塞206和信道区218间的距离。当接触孔洞204和接触间隙壁203重叠时，源极上的接触插塞206或汲极上的接触插塞206与信道区218间的距离将会相同。如图3B所示，源极上的接触插塞206和信道区218间的距离标示为Xs，而汲极上的接触插塞206和信道区218间的距离标示为Xd。图3B中显示接触间隙壁的厚度为Xc。
实施例二请参照图4，图4绘示本发明所揭露的另外一个实施例。如图4所示，在闸极上覆盖一闸极帽盖层。图4中可以看到硅基底208、绝缘层210、超薄硅材料体212、源/汲极214、源/汲极延伸216、被动层220、硅化金属层222、闸介电层224、闸极电极200、闸极帽盖层201、间隙壁202、接触间隙壁203、接触孔洞204及接触插塞206。在本实施例中，对于接触插塞误对准的容忍度更高。由于在闸极电极200上提供一个闸极帽盖层201，因此，即使形成接触孔洞204时的误对准使接触孔洞204和闸极电极200重叠，都不会发生电性短路的情形。
实施例三本发明提供一UTB晶体管自动对准接触插塞的制造方法。请参照图5A-5C及图6A-6C。图5A-5C绘示本发明所揭露具有自动对准接触插塞的UTB晶体管的制造方法的俯视示意图。图6A-6C绘示相对应于图5A-5C中III-III’剖面线的剖面示意图。图5A-5C中可以看到闸极堆栈300、间隙壁302、接触间隙壁304、源/汲极306、接触孔洞308及接触插塞328。图6A-6C中可以看到硅基底310、绝缘层312、超薄硅材料体314、源/汲极306、源/汲极延伸318、信道区320、被动层326、硅化金属层327、闸介电层322、闸极电极303、闸极帽盖层301、间隙壁302、接触间隙壁324、接触孔洞308及接触插塞328，其中，闸极电极303和闸极帽盖层301组成闸极堆栈300。图5A及图6A绘示形成一UTB晶体管。在此一阶段，UTB晶体管包括由闸极堆栈300所分隔的源/汲极306。闸极堆栈300包括一闸极电极303。闸极电极303由闸极物质所形成，闸极物质包括多晶硅、多晶硅锗(Poly-crystallineSilicon-Germanium)、耐火金属(Refractory Metal)例如钼(Molybdenum)和钨、氮化金属例如氮化钛或是其它导电性材料。在较佳实施例中，闸极帽盖层301覆盖于闸极电极303的上方。包括闸极帽盖层301和闸极电极303的堆栈称之为闸极堆栈300，如图6A所示。形成闸极帽盖层301的材料为一介电材料，例如氮化硅、氧化硅或是其它具有绝缘特性的介电材料，例如，闸极帽盖层301也可由一氧化硅/氮化硅材料所构成。
接着，请参照图5B及图6B，图5B及图6B绘示接触间隙壁的形成。接触间隙壁304形成于组件的间隙壁302的外侧之上，形成的方法以现有的技术来形成，例如沉积一适用于形成间隙壁的材料和非均向电浆蚀刻。形成接触间隙壁304的材料可以为一介电材料，例如氮化硅、氧化硅，在较佳实施例中，接触间隙壁304的材料为氮化硅材料。接触间隙壁304也包括具有数层材料层的复合(Composite)间隙壁，例如在氧化硅层上形成一氮化硅层的双层材料间隙壁。接触间隙壁304的宽度为Xc，如图6B所示，Xc较佳介于约20埃至5000埃之间。
请接着参照图5C及图6C，其绘示被动层的形成。被动层326的材料包括介电材料，例如氧化硅。举例来说，氧化硅材料可以以四乙基硅烷(Tetraethylsilane，TEOS)为硅源在约摄氏650度至900度的温度范围内以低压化学气相沉积(Low-Pressure Chemical Vapor Deposition)法进行沉积。被动层326的厚度较佳介于约500埃至3000埃之间。在被动层326所选定的部分进行蚀刻以形成接触孔洞308于被动层326之内。蚀刻的制程以反应性电浆蚀刻来达成，所使用的蚀刻气体为一混和气体，至少包括四氟化碳(Carbon Tetrafluoride)和氢气。接触孔洞308和接触间隙壁324重叠，如图6C所示。
接着，接触孔洞308内填入导电性材料而形成接触插塞328。此一导电性材料可以为一金属，例如钨、氮化金属，例如氮化钽和氮化钛或是其它导电性材料。接触孔洞308所填入的材料也可以选自于前述材料的任意组合。
在之前图标中所绘示者，为一自动对准接触插塞适用于一UTB晶体管之上。自动对准接触插塞也可适用于先进晶体管结构之上，例如双闸极晶体管、三闸极晶体管和奥米迦场效晶体管之上。
实施例四请参照图7，图7绘示一三闸极晶体管结构的立体示意图。图7中可以看到硅基底400、绝缘层402、鳍状硅404、源/汲极406、闸极堆栈408、闸介电层410、间隙壁412。如图7所示，三闸极晶体管已完成接触插塞制程前所有的制程步骤。三闸极晶体管具有被闸极堆栈408所分开的源/汲极406。源/汲极区域406具有硅化金属表层和重离子掺杂源/汲极(和UTB晶体管及现有的晶体管所使用的技术相似)。
图8绘示图7中A-A’剖面线的剖面示意图。图7中A-A’剖面线切穿三个闸极和信道区而形成剖面。图8中可以看到硅基底400、绝缘层402、鳍状硅404、顶闸极418、侧壁闸极420、闸极电极416、闸介电层410、信道区414。请参照图8，闸极介电层410环绕位于三闸极晶体管鳍状硅的信道区414。三闸极晶体管的闸极电极416跨越过鳍状硅404。闸极电极416形成三个闸极，顶闸极418位于鳍状硅404的顶面，侧壁闸极420位于鳍状硅404的两侧壁。
图9A绘示图7中B-B’剖面线的剖面示意图。B-B’剖面线切穿顶闸极和鳍状硅而形成剖面。图10A绘示图7中C-C’剖面线的剖面示意图。C-C’剖面线切穿两侧壁闸极和鳍状硅而形成剖面。图9A及图10A中可以看到硅基底400、绝缘层402、鳍状硅404、源/汲极区域406、闸极堆栈408、闸介电层410、间隙壁412、信道区414、闸极电极416及源/汲极延伸422。特别提出的是，闸极堆栈408另外可以包括一闸极帽盖层(图未示)覆盖于导电性闸极材料之上。闸极物质包括多晶硅、多晶硅锗(Poly-crystalline Silicon-Germanium)、耐火金属(Refractory Metal)例如钼(Molybdenum)和钨、氮化金属例如氮化钛或是其它导电性材料。
以下将叙述在三闸极晶体管上以一简单的制程形成一自动对准接触插塞。图9及图10绘示自动对准接触插塞的制造流程。图9B及图10B分别绘示形成接触间隙壁后，沿图7中B-B’及C-C’剖面线的剖面示意图。形成一接触间隙壁424，如图9B及图10B所示。形成接触间隙壁424的方法以现有的技术来形成，例如沉积一适用于形成间隙壁的材料和非均向电浆蚀刻。形成接触间隙壁的材料可以为一介电材料，例如氮化硅、氧化硅，在较佳实施例中，接触间隙壁424的材料为氮化硅材料。接触间隙壁424也包括具有数层材料层的复合(Composite)间隙壁，例如在氧化硅层上形成一氮化硅层的双层材料间隙壁。接触间隙壁的宽度为Xc，如图9B和图10B所示，较佳介于约20埃至5000埃之间。
接着，请参照图9C及图10C。图9C及图10C分别绘示形成接触孔洞后，沿图7中B-B’及C-C’剖面线的剖面示意图。继续进行被动层426的沉积。被动层426的材料包括介电材料，例如氧化硅。举例来说，氧化硅材料可以以四乙基硅烷(Tetraethylsilane，TEOS)为硅源在约摄氏650度至900度的温度范围内以低压化学气相沉积(Low-Pressure Chemical Vapor Deposition)法进行沉积。被动层426的厚度较佳介于约500埃至3000埃之间。在被动层426所选定的部分进行蚀刻以形成接触孔洞428于被动层426之内。蚀刻的制程以反应性电浆蚀刻来达成，所使用的蚀刻气体为一混和气体，至少包括四氟化碳(Carbon Tetrafluoride)和氢气。接触孔洞428和接触间隙壁424重叠，如图9C及图10C所示。
接着，请参照图9D及图10D。图9D及图10D绘示形成接触插塞后，沿图7中B-B’及C-C’剖面线的剖面示意图。接触孔洞428内填入导电性材料以形成接触插塞430。此一导电性材料可以为一金属，例如钨、氮化金属，例如氮化钽和氮化钛或是其它导电性材料。接触孔洞428所填入的材料也可以选自于前述材料之任意组合。
此一自动对准接触插塞的制造方法适用于先进晶体管结构之上，例如奥米迦场效晶体管，如图11所示、双闸极晶体管如图12所示，均和适用于三闸极晶体管的自动对准接触插塞的制造方法相似。图11中可以看到硅基底500、绝缘层502、鳍状硅504、源/汲极区域506、闸介电层508、闸极电极510、U型凹陷512。图12中可以看到硅基底600、绝缘层602、鳍状硅604、源/汲极区域606、闸介电层608、闸极电极610、帽盖层612。因此，适用于三闸极晶体管的自动对准接触插塞的制造方法也适用于多闸极晶体管之上，例如奥米迦场效晶体管和双闸极晶体管。
在上述的实施例中，接触间隙壁均形成于闸极间隙壁完成之后，而形成双间隙壁的结构。其实，本发明并不限于此，在形成闸极间隙壁时，即可控制闸极间隙壁至一定的厚度，如此一来，仅需一层间隙壁即可。另外，尚可使用多层间隙壁来达成接触间隙壁的功能。据此，单就间隙壁的数目，并不能用于限定本发明。
权利要求
1.一种自动对准接触插塞的制造方法，该接触插塞适用于晶体管的一源/汲极区为一闸极堆栈所分隔的晶体管之上，其特征在于，该制造方法至少包含形成一接触间隙壁于该闸极堆栈的侧壁上；形成一被动层覆盖该晶体管；形成一接触孔洞于该被动层内，该接触孔洞暴露部分该接触间隙壁及该源/汲极区；以及形成一导体金属填满该接触孔洞。
2.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该闸极堆栈包含一闸极电极。
3.根据权利要求2所述的自动对准接触插塞的制造方法，其特征在于形成该闸极电极的材料可以为多晶硅和多晶硅锗。
4.根据权利要求2所述的自动对准接触插塞的制造方法，其特征在于形成该闸极电极的材料可以为耐火金属。
5.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该闸极堆栈包含一闸极电极和一闸极帽盖层。
6.根据权利要求5所述的自动对准接触插塞的制造方法，其特征在于形成该闸极帽盖层的材料为一介电材料。
7.根据权利要求5所述的自动对准接触插塞的制造方法，其特征在于形成该闸极帽盖层的材料为氮化硅。
8.根据权利要求5所述的自动对准接触插塞的制造方法，其特征在于形成该闸极帽盖层的材料为氧化硅/氮化硅复合材料。
9.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于形成该接触间隙壁的材料为一介电材料。
10.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于形成该接触间隙壁的材料为氮化硅。
11.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该接触间隙壁可以为一复合间隙壁。
12.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该接触间隙壁的厚度介于20埃至5000埃之间。
13.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于形成该被动层的材料为一介电材料。
14.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于形成该被动层的材料为氧化硅。
15.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该被动层的厚度介于500埃至3000埃之间。
16.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该导体金属可以为钨。
17.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该导体金属可以为金属氮化物、氮化钛和氮化钽。
18.根据权利要求1所述的自动对准接触插塞的制造方法，其特征在于该晶体管包括超薄体晶体管及多闸极晶体管。
19.根据权利要求18所述的自动对准接触插塞的制造方法，其特征在于该多闸极晶体管包括双闸极晶体管、三闸极晶体管及奥米迦场效晶体管。
全文摘要
一种先进半导体组件结构，先进晶体管包括超薄体晶体管和多闸极晶体管。其中先进晶体管的源/汲极区为一闸极堆栈所分隔。一接触间隙壁位于闸极堆栈的侧壁，一被动层覆盖先进晶体管，接触插塞位于被动层内，接触插塞与部分接触间隙壁及源/汲极区连接。制造自动对准接触插塞的方法包括先形成接触间隙壁，再形成被动层。接着，形成接触孔洞于被动层内，再于接触孔洞填满导体材料。
文档编号H01L21/336GK1536629SQ200410033598
公开日2004年10月13日 申请日期2004年4月8日 优先权日2003年4月8日
发明者杨富量, 杨育佳, 曾鸿辉, 胡正明 申请人:台湾积体电路制造股份有限公司