专利名称：制造具有不同厚度氧化膜的半导体器件的方法
本申请要求在先日本申请JP 2003-134265的优先权，该文献引入本文以供参考。
背景技术：
本发明涉及一种制造半导体器件的方法，特别是，涉及这样一种半导体器件的制造方法，该半导体器件包括具有不同厚度的栅绝缘膜的晶体管。
已知这样一种半导体器件，即在共衬底上形成栅绝缘膜厚度不同的多种晶体管，如同半导体存储器及其外围电路的组合的形成方式。
对于用于一种晶体管的薄栅绝缘膜，制造该类型半导体器件的常规方法是使用氧氮化工艺。即，主要将氮元素引入薄栅绝缘膜中。没有或几乎没有氮元素被引入到用于另一种晶体管的厚栅绝缘膜中。
通常，如前所述，当栅氧化膜的厚度为7纳米或更大时，氧氮化工艺是不必要的。这是因为厚度等于或大于7纳米的厚栅氧化膜没有诸如漏电流和硼泄漏这样的问题。而且，当栅氧化膜的厚度为5纳米或更大时，氧氮化工艺也是不合乎需要的，因为它使栅氧化膜的可靠性变差。
然而，根据最近半导体器件小型化、实现薄的设计并节省能源消耗的需求，晶体管的栅氧化膜趋向于变薄。因此，氧氮化工艺对抑制漏电流和提高晶体管的操作特性有重要意义。因此，在制造包括多种晶体管的半导体器件的情况下，所述晶体管具有不同厚度的栅绝缘膜，重要的是不仅将氮元素引入到薄栅绝缘膜中，而且也引入到厚栅绝缘膜中。
发明概述因此，本发明的一个目的是提供一种制造半导体器件的方法，该方法不仅能将氮元素引入到在衬底上形成的薄栅绝缘膜中，而且引入到在衬底上形成的厚栅绝缘膜中。
随着描述的进行，本发明的其它目的会变得清晰。
根据本发明的一个方面，制造半导体器件的方法包括多步氧化工艺，从而在衬底上形成具有不同厚度的氧化膜。该方法包括如下步骤实施氧化膜形成工艺从而在所述衬底上形成各所述氧化膜，和，在氧化膜形成工艺后，不可避免地实施氧氮化工艺从而在各所述氧化膜中形成氮化层。
根据本发明的另一个方面，半导体器件的衬底具有多个区域。该半导体器件包括在这些区域中形成的且具有不同厚度的氧化膜。在氧化膜与衬底之间的界面附近形成氮化层。
附图简述
图1A-1F是描述制造相关半导体器件的方法的示意剖视图，该半导体器件包括栅绝缘膜厚度不同的晶体管；图2A-2F是描述制造另一个相关半导体器件的另一种方法的示意剖视图，该半导体器件包括栅绝缘膜厚度不同的晶体管；图3A-3F是描述根据本发明第一实施方案制造半导体器件的方法的示意剖视图；图4说明使用ISSG或等离子体氧化，在第二氧化膜形成工艺之前和之后氧和氮的分布图；图5说明在第二氧氮化工艺之前和之后氧和氮的分布图；图6A-6E是描述根据本发明第二实施方案制造半导体器件的方法的示意剖视图；和图7A-7F是描述根据本发明第三实施方案制造半导体器件的方法的示意剖视图。
优选实施方案描述参考图1A-1F，首先对制造相关半导体器件的方法进行描述，该半导体器件包含栅绝缘膜厚度不同的晶体管。在未审日本专利公开2000-216257中公开了这种方法。
首先，如图1A所示，提供硅衬底101，并在硅衬底101中形成LOCOS(Local Oxidation of Silicon，硅的局部氧化)氧化膜102。LOCOS氧化膜102限定了器件形成区，并使它们彼此绝缘，所述器件形成区包括高电压和低电压系统晶体管形成区A-11和A-12。
然后，如图1B所示，在氧化籽晶103的气氛中对硅衬底101实施第一热处理工艺。第一热处理工艺氧化了硅衬底101的暴露表面，从而在硅衬底101上/内形成二氧化硅膜104。
接下来，如图1C所示，在高电压系统晶体管形成区A-11处形成保护膜105之后，通过湿蚀刻工艺除去低电压系统晶体管形成区A-12的二氧化硅膜104，从而暴露硅衬底101。然后，从高电压系统晶体管形成区A-11完全去掉保护膜105。
随后，如图1D所示，通过离子注入器(未示出)将氮离子106注入A-11和A-12区中。由此，在高电压系统晶体管形成区A-11形成氮化的氧化硅膜107，而在低电压系统晶体管形成区A-12形成氮化硅膜108。
接下来，如图1E所示，在氧化籽晶109的气氛中对硅衬底101实施第二热处理工艺，从而在A-11和A-12区分别形成厚栅氧化膜110和薄栅氧化膜111。
最后，如图1F所示，将多晶硅膜112沉积在具有厚栅氧化膜110和薄栅氧化膜111的硅衬底101的上部暴露表面上。
此后，按预定的图案摹制多晶硅膜112。然后，在半导体衬底101上/内形成栅电极和源极-漏极区(source-drain regions)，以形成半导体器件。这样，包括两种(或多种)具有不同厚度栅绝缘膜的晶体管的半导体器件就完成了。
参考图2A-2F，对制造该类型另一个相关半导体器件的另一种方法进行描述。在未审日本专利公开2001-53242中公开了这种方法。
首先，如图2A所示，提供硅衬底201，并通过沟槽隔离法在衬底201中形成器件绝缘层202。器件绝缘层202限定了器件区A-21、A-22和A-23。器件区A-21、A-22和A-23分别用于芯区、SRAM区和外围I/O区。而且，对具有器件绝缘层202的硅衬底201进行必要的预处理如离子注入。
然后，如图2B所示，使用供应到硅衬底201上的氧气，通过热氧化法在器件区A-21、A-22和A-23形成氧化膜203。各氧化膜203的厚度都为例如4.5纳米。
如图2C所示，在用保护膜204仅覆盖外围I/O区A-23及附近区域后，通过蚀刻除去芯区A-21和SRAM区A-22的氧化膜203。然后，从外围I/O区及附近区域完全除去保护膜204。
接下来，实施第一氧氮化工艺，从而在器件区A-21和A-22形成氧氮化膜205。在这种情况下，在器件区A-23形成了由氧化膜和氧氮化膜组成的双层膜206。各氧氮化膜205的厚度为例如1.6纳米，而双层膜206的厚度为例如4.8纳米。
接下来，如图2E所示，在用保护膜207覆盖器件区A-21和A-23后，通过蚀刻除去器件区A-22的氧氮化膜205。然后，从器件区A-21和A-23完全除去保护膜207。
此后，对在器件区A-21具有氧氮化膜205和在器件区A-23具有双层膜206的硅衬底201实施第二氧氮化工艺。第二氧氮化工艺使用这样的源气体，其氮密度低于在第一氧氮化工艺中使用的源气体的密度。因此，如图2F所示，在芯区A-21、SRAM区A-22和外围I/O区A-23分别形成氧氮化膜208、氮密度比氧氮化膜208的氮密度低的氧氮化膜209和双层膜210。例如，膜208、209和210的厚度分别为2.0纳米、2.5纳米和5.0纳米。膜208、209和210用于晶体管的栅绝缘膜。
在上述相关方法的前者中，仅在形成第一栅氧化膜(104)之后实施氧氮化工艺(例如，氮离子注入)。并且，在相关方法的后者中，氧氮化工艺用于形成第二和第三栅绝缘膜(208和209)。总之，氧氮化工艺用于将氮引入到薄(氧化)膜部区中。因此，这些相关方法不能充分地将氮引入到厚(氧化)膜部区中。另外，每一种相关方法都不能在衬底与栅绝缘膜之间的界面附近形成氮化层。这使得通过此方法制造的半导体器件难以获得合乎需要的特性。
参考图3A-3F，将对根据本发明第一实施方案制造半导体器件的方法进行描述。
在图3A-3F的每幅图中，左手侧表示薄膜部区A-31(或低压晶体管形成区)，而右手侧表示厚膜部区A-32(或高压晶体管形成区)。尽管薄膜部区A-31必须通过器件绝缘区与厚膜部区A-32绝缘，但是器件绝缘区与本发明无关，在本说明书和附图中省略其说明。在本说明书和附图中还省略了与本发明无关的其它元件如栅、源极和漏极区。
以下，将主要对形成栅氧化膜和氧氮化该栅氧化膜进行描述。可以将已知工艺用于制造半导体器件的本方法的其它必要工艺中。
首先，如图3A所示，提供半导体衬底(例如，硅衬底)301，并通过第一氧化膜形成工艺在半导体衬底301的表面上形成第一栅氧化膜302。对于第一栅氧化膜形成工艺，可以使用各种工艺。例如，使用垂直扩散设备的湿、干或卤素氧化，使用单板处理(sheet fed)设备的RTO(快速热氧化)、ISSG(原位蒸汽发生)或WVG(水蒸汽发生)和使用等离子体处理设备的等离子体氧化，这些工艺都可用于本发明。
然后，对在其上形成第一栅氧化膜302的半导体衬底301实施第一氧氮化工艺。因此，如图3B所示，在第一栅氧化膜302中形成第一氮化层303。为了实施氧氮化工艺，可以使用，例如使用垂直扩散设备或单板处理设备的NO(一氧化氮)、N2O(一氧化二氮)或NH3(氨)处理，或使用等离子体处理设备的等离子体氮化。
这里，NO或N2O处理易于在第一栅氧化膜302与半导体衬底301之间的界面附近形成第一氮化层303。而且，NH3处理易于在第一栅氧化膜302的上表面附近和第一栅氧化膜302与半导体衬底301之间的界面附近形成第一氮化层303。此外，等离子体氮化易于在第一栅氧化膜302的上表面附近形成第一氮化层303。
接下来，将用于腐蚀掩膜的保护膜沉积在第一栅氧化膜302的上表面上。然后，如图3C所示，通过蚀刻从薄膜部区A-31有选择地去掉保护膜，从而使其一部分留在厚膜部区A-32。即，保护膜的剩余部分在厚膜部区A-32形成腐蚀掩模304。
接下来，通过使用稀释或缓冲的氢氟酸的湿蚀刻法或干蚀刻法来除去薄膜部区A-31的第一栅氧化膜302。在这种情况下，薄膜部区A-31的第一氮化层303与第一栅氧化膜302一起被部分地除去。因此，第一氮化层303被分成薄膜部区A-31的第二氮化层303A和厚膜部区A-32的第三氮化层303B。然后，如图3D所示，完全除去腐蚀掩模304从而使厚膜部区A-32的第一氧化膜302暴露。
随后，对图3D的半导体衬底301实施第二氧化膜形成工艺，该工艺可以与第一氧化膜形成工艺相似或不同。因此，如图3E所示，在薄膜部区A-31的第二氮化层303A上形成第二栅氧化膜305A。同时，在厚膜部区A-32形成第三栅氧化膜305B(包括第一氧化膜302)。
其中，当将除ISSG和等离子体氧化之外的上述氧化膜形成方法用于第二氧化膜形成工艺时，随着第三栅氧化膜305B增加其厚度，第三氮化层303B(其在衬底301与第三栅氧化膜305B之间的界面附近分布不均)迁移到第三栅氧化膜305B的内部。与此相反，当将ISSG或等离子体氧化用于第二氧化膜形成工艺时，第三氮化层303B仍留在如图4所示的衬底301与第三栅氧化膜305B之间的界面附近，而与第三栅氧化膜305B(和/或302)的厚度增加无关。这是因为，ISSG和等离子体氧化是强氧化方法，甚至在氮化膜中也造成氧化反应。通过ISSG和等离子体氧化中的每一种方法，在氧化膜与衬底之间的界面侧进行氧化反应以前，在氮化层的表面侧进行氧化反应。因此，ISSG和等离子体氧化可以实施额外的氧化反应，而不丢失在氧化膜与衬底之间的界面附近具有氮化层的样品的氮化物分布的形状。换句话说，通过上述工艺，ISSG和等离子体氧化可以基本上保持形成的氮化物分布。因此，ISSG和等离子体氧化对这样一种半导体器件的制造工艺是非常有用的，该半导体器件在氧化膜与衬底之间的界面附近的电子特性是很重要的。
接下来，对具有第二和第三栅氧化膜305A和305B的半导体衬底301实施第二氧氮化工艺，该工艺可以与第一氧氮化工艺相似或不同。由此，如图3F所示，在薄膜和厚膜部区A-31和A-32分别形成第四和第五氮化层306A和306B。各氮化层(306A、306B)中氮元素的量和分布取决于用于部分(选择性)蚀刻第一栅氧化膜302的蚀刻方法、栅氧化膜(305A、305B)的厚度、第二氧氮化工艺的处理条件等。
图5表示在作为第二氧氮化工艺的NO处理中，改变氧化物和氮化物分布的例子。正如从图5中理解的，几乎不用改变氮化层位置就可增加在氮化层中的氮量。这意味着，当第二氧化膜形成工艺使第一氧氮化工艺掺杂的氮元素受到损失时，能够通过第二氧氮化工艺补充新的氮元素。
根据此实施方案，可以在薄膜和厚膜部区A-31和A-32中分别形成具有不同厚度的氧化膜(305A和305B)，而在薄膜和厚膜部区A-31和A-32中分别形成具有充足氮元素的氮化膜(306A和306B)。
例如，如果在形成作为第一栅氧化膜的、厚度为5.0纳米的氧化膜后，在1050℃下，用单板处理设备实施使用100％NO(2L)的第一NO(一氧化氮)处理约30秒，并且在形成作为第二栅氧化膜的、厚度为3.0纳米的氧化膜后，在1050℃下，用单板处理设备实施使用100％NO(2L)的第二NO处理，则可以将3-5％的氮密度引入到在薄膜和厚膜部区A-31和A-32中的氧化膜与半导体衬底之间的界面附近。
通常，如果氧化膜的厚度等于或小于5纳米，通过引入氮而使氧化膜的可靠性降低不是相当大的问题。而且，因为如上所述的氧化膜形成方法可以形成具有高可靠性的氧化膜，所以通过引入氮来降低由那些方法形成的氧化膜的可靠性是困难的。
根据该实施方案，可以独立地控制引入薄膜部区A-31和厚膜部区A-32中的氮元素量。例如，为了主要将氮引入到厚膜部区A-32中，只须使通过第二氧氮化工艺引入的氮量下降。相反地，为了主要将氮引入到薄膜部区A-31中，只须使通过第一氧氮化工艺引入的氮量下降。另外，通过改变氧氮化工艺的处理时间、气体压力和/或处理温度来控制引入的氮量。
如上所述，因为在此实施方案的方法中可以调整在薄膜和厚膜部区中形成的氮化层中的氮元素量，所以可以防止薄膜部区A-31中的B(硼)泄漏和降低漏电流，并提高与厚膜部区A-32中的氧化膜与衬底之间的界面有关的特征。
参考图6A-6E，将对本发明的第二实施方案进行描述。在图6A-6E的每一幅图中，第一、第二和第三器件区A-61、A-62和A-63从左侧到右侧排列。
首先，像第一实施方案一样，对半导体衬底601实施第一氧化膜形成工艺和第一氧氮化工艺。因此，如图6A所示，在半导体衬底601上形成第一栅氧化膜602，而在第一栅氧化膜602中形成第一氮化层603。
然后，通过已知的方法在第三器件区A-63上形成第一抗蚀剂掩模604。通过第一抗蚀剂掩模604，将第一和第二器件区A-61和A-62的第一栅氧化膜602蚀刻成如图6B所示。此时，第一氮化层603被分成在第一和第二器件区A-61和A-62的第二氮化层603A和在第三器件区A-63的第三氮化层603B。
如图6C所示，在从第三器件区A-63去掉第一抗蚀剂掩模604后，实施第二氧化膜形成工艺和第二氧氮化工艺，从而在第一和第二器件区A-61和A-62形成第二栅氧化膜605A和第四氮化层606A，在第三器件区A-63形成第三栅栅氧化膜605B和第五氮化层606B。
接下来，在第一和第三器件区A-63形成第二抗蚀剂掩模607。通过抗蚀剂掩模607蚀刻第二器件区A-62的第二氧化膜605A。然后，如图6D所示，将第二器件区A-62的第四氮化层606A改变为第六氮化膜606C。
在从第一和第三器件区A-61和A-63去掉抗蚀剂掩模后，实施第三氧化膜形成工艺和第三氧氮化工艺。因此，如图6E所示，在第一、第二和第三器件区A-61、A-62和A-63中分别形成第一、第二和第三栅氧化膜608A、608B和608C。而且，在第一、第二和第三器件区A-61、A-62和A-63中分别形成第一、第二和第三最终氮化层609A、609B和609C。
如上所述，根据此实施方案，可以形成厚度彼此不同的三种栅氧化膜。而且，可以在栅氧化膜与衬底之间的界面中形成掺杂氮元素量彼此不同的最终氮化层。换句话说，根据此实施方案，在共衬底的第一、第二和第三器件区能够制造(栅)氧化膜厚度不同且氮化层中氮元素量不同的三种基本器件如晶体管。
另外，在第一实施方案中使用的方法可以用于第二实施方案的氧化膜形成工艺、氧氮化工艺和蚀刻工艺。
本发明用于在共衬底上制造具有不同厚度栅氧化膜的四种或更多种元件。
尽管对在衬底上制造氧化膜厚度彼此不同的三种基本器件进行了说明，但本发明也可以用于在衬底上制造栅氧化膜厚度彼此不同的四种或更多种基本器件。
参考图7A-7F，将对根据第三实施方案制造半导体器件的方法进行描述。图7A-7F与图3A-3F在器件区排列方面不同。在图7A-7F中的每一幅图中，右手侧表示薄膜部区A-71，而左手侧表示厚膜部区A-72。
首先，如图7A所示，提供半导体衬底701，并用第一氧化膜形成工艺处理从而形成第一栅氧化膜702。
然后，如图7B所示，对具有第一栅氧化膜702的半导体衬底701实施第一氧氮化工艺，从而在半导体701与第一栅氧化膜702之间的界面附近形成第一氮化层703。形成第一氮化层703的结果是，与第一实施方案的情况相比，掺杂了许多氮元素。
如图7C所示，在薄膜部区A-71中形成抗蚀刻掩模704之后，如图7D所示，有选择地除去厚膜部区A-72的第一氧化膜702。在这种情况下，第一氮化层703被分成第二和第三氮化层703A和703B。然后，从薄膜部区A-71完全除去抗蚀剂掩模704。
接下来，如图7E所示，对第二栅氧化膜705A实施第二氧化膜形成工艺。在这种情况下，将薄膜部区A-71的第一氧化膜702改变为第三氧化膜705B。第三氧化膜705B比第一氧化膜702略厚，比第二栅氧化膜705A薄。这是因为，大量氮元素的引入降低了半导体衬底701的氧化速率。
然后，如图7F所示，实施第二氧氮化工艺在厚膜和薄膜部区A-72和A-71中分别形成第四和第五氮化层706A和706B。
如上所述，根据该实施方案，可以在半导体衬底的薄和厚部区形成具有不同厚度的氧化膜。而且，通过该实施方案可以形成具有充足氮元素的氮化层。此外，可以将通过第二栅氧化膜形成工艺和随后的氧氮化工艺形成的单层膜指定为在其氧化膜中需要高可靠性的厚膜部区，而将通过两层氧化膜形成工艺形成的双层膜指定为薄膜部区，所述薄膜部区在其氧化膜中需要预防硼泄漏和降低漏电流，而不需要高可靠性。
此实施方案的方法可以用于在共衬底上制造栅氧化膜厚度不同的三种或更多种元件。
虽然至此已结合优选实施方案描述了本发明，但对本领域普通技术人员而言，能够容易地将此发明以各种其它方式付诸实施。
权利要求
1.一种制造半导体器件的方法，所述方法包括用于在衬底上形成具有不同厚度氧化膜的多步氧化工艺，所述方法包括以下步骤实施氧化膜形成工艺从而在所述衬底上形成各所述氧化膜，和在氧化膜形成工艺后，不可避免地实施氧氮化工艺从而在各所述氧化膜中形成氮化层。
2.如权利要求1所述的制造半导体器件的方法，其中氧化膜形成工艺包括使用垂直扩散设备的湿、干或卤素氧化，或使用单板处理设备的RTO、ISSG或WVG，或使用等离子体处理设备的等离子体氧化。
3.如权利要求1所述的制造半导体器件的方法，其中氧氮化工艺包括使用垂直扩散设备的NO、N2O或NH3处理，或使用单板处理设备的NO、N2O或NH3处理，或使用等离子体处理设备的等离子体氮化。
4.如权利要求1所述的制造半导体器件的方法，其中在处理时间、气体压力和处理温度方面，根据应该引入各所述氧化膜中的氮元素量决定氧氮化工艺。
5.如权利要求1所述的制造半导体器件的方法，其中在第二氧化膜形成工艺之后，将使用单板处理设备的ISSG或使用等离子体处理设备的等离子体氧化用于基本上保持由前面氧氮化工艺形成的氮分布。
6.如权利要求1所述的制造半导体器件的方法，所述方法还包括以下步骤有选择地蚀刻氧化膜的预定区，所述氧化膜由介于最后氧氮化工艺与后继氧化膜形成工艺之间的最后氧化膜形成工艺形成的。
7.一种衬底有若干区域的半导体器件，所述半导体器件包括在所述区域中形成的并具有不同厚度的氧化膜；和在所述氧化膜与所述衬底之间的界面附近形成的氮化层。
8.如权利要求7所述的半导体器件，其中所述氮化层的氮元素量彼此不同。
全文摘要
本发明公开了一种制造具有不同厚度氧化膜的半导体器件的方法，该方法包括在衬底(301)上形成第一栅氧化膜(302)后，通过第一氧氮化工艺形成氮化层(303)。从衬底的薄膜部区上有选择地除去第一栅氧化膜。第二栅氧化膜形成工艺在薄膜部区中形成第二栅氧化膜(305A)，在厚膜部区中形成第三栅氧化膜(305B)。通过实施第二氧氮化工艺，在薄和厚部区形成氮化层(306A和306B)。
文档编号H01L21/8234GK1622292SQ20041004317
公开日2005年6月1日 申请日期2004年5月13日 优先权日2003年5月13日
发明者神田隆行 申请人:尔必达存储器株式会社