专利名称：半导体器件，以及用于在这种半导体器件中自动设计布线图的布线图设计系统的制作方法
技术领域：
本发明涉及半导体器件，以及用于自动设计用于半导体器件上的电极焊盘的布线图的布线图设计系统。
背景技术：
典型的半导体器件，一般被称为IC(集成电路)芯片，它包括其上提供有基本多层布线分布的半导体衬底，并且该基本多层布线分布被区分成中心内电路区域部分和包围着中心内电路区域部分的外围输入/输出(I/O)区域部分。
在中心内电路区域部分，在半导体衬底中限定了各种活性区，并且在基本多层布线分布中形成了构图布线层，从而在中心内电路区域部分中产生了多个内电路。
另外，在外围I/O区域部分中产生和分布有输入/输出(I/O)缓存和电源电压缓存。I/O缓存的尺寸要比电源电压缓存的尺寸小一些。电源电压缓存分立地分布于外围I/O区域部分中，并且I/O缓存排列在两个相邻的电源电压缓存之间，正如例如JP-A-2001-060625中所公开的那样。
内电路区域部分通过包括于在基本多层布线分布中形成的构图布线层中的导电路径作为媒介，合适地电气连接到I/O缓存，并且每一个电源电压缓存通过在基本多层布线分布中形成的布线构图作为媒介，电气连接到位于它两面上的一些I/O缓存，从而为I/O缓存提供了电源。
半导体器件进一步包括位于基本多层布线分布上的外部多层布线分布，并且在外部多层布线分布的上表面上具有多个信号电极焊盘和多个电源电极焊盘。每一个信号电极焊盘通过在外部多层布线分布中形成的导电信号路径作为媒介，电气连接到相应的I/O缓存，并且每一个电源电极焊盘通过在外部多层布线分布中形成的导电电源路径作为媒介，电气连接到相应的电源缓存。
由于通过有关的导电电源路径为连接到每一个电源电压缓存的所有I/O缓存都提供了电源，因此用于在电源电极焊盘和电源电压缓存之间建立电气连接的每一个导电电源路径具有相对较大的宽度，大量电流流经导电电源路径。另一方面，用于在信号电极焊盘和I/O缓存之间建立电气连接的每一个导电信号路径要比导电电源路径窄一些。
在该现有半导体器件中，I/O缓存的分布受限，表现在I/O缓存必须排列在两个相邻的电源电压缓存之间。换句话说，在外围I/O区域部分中不可能以较高的密度来产生I/O缓存，并且这对于半导体的微型化是不利的。
进而，在外部多层布线分布中自动设计导电电源路径和导电信号路径的布线图是比较麻烦和困难的，因为布线图必须通过较宽的导电电源路径和较窄的导电信号路径来形成。结果，在外部多层布线分布中布线图的设计自由度是相当受限的。
JP-A-HEI06-061428公开了包含半导体衬底的倒装晶片型半导体器件，半导体衬底上提供有基本多层布线分布，并且该基本多层布线分布被区分成多个区域部分。在每一个区域部分中，在半导体衬底中限定了各种活性区，并且在基本多层布线分布中形成了构图布线层，从而在有关的区域部分中产生了多个内电路。另外，在每一个区域部分中产生了输入/输出(I/O)缓存，内电路通过包括于构图布线层中的导电路径作为媒介，合适地电气连接到I/O缓存。
倒装晶片型半导体器件进一步包括位于基本多层布线分布上的外部多层布线分布，并且外部多层布线分布以与基本多层布线分布完全相同的方式被区分成多个区域部分。每一个区域部分都具有多个信号电极焊盘和一对电源电极焊盘，其形成于有关的区域部分的上表面上。
每一个信号电极焊盘通过在外部多层布线分布中形成的导电信号路径作为媒介，电气连接到相应的I/O缓存。另一方面，每一个电源电极焊盘通过在外部多层布线分布中形成的电源总线作为媒介，电气连接到相应的I/O缓存。特别地，电源总线包括连接到有关的电源焊盘的主总线部分，由主总线部分延伸出的辅助总线部分，以及由辅助总线部分延伸出去并且连接到各个I/O缓存的分支部分，从而为I/O缓存提供电源。
在该现有倒装晶片型半导体器件中，由于通过电源总线为I/O缓存提供了电源，因此没有在基本多层布线分布中产生电源电压缓存。这对于倒装晶片型半导体的微型化是有利的，因为在基本多层布线分布中可以以较高的密度来产生内部电路和I/O缓存。不过在实际中，倒装晶片型半导体器件的微型化并没有前景可言，表现在电源总线在外部多层布线分布中占有相当大一块面积。另外，在外部多层布线分布中自动设计电源总线的布线图是比较麻烦和困难的，因为每一个电源总线必须通过相对复杂的和经过加宽的导电路径来形成，结果导致在外部多层布线分布中布线图的设计自由度受到限制。
发明内容
因此，本发明的目标是提出一种半导体器件，它包括用于在输入/输出缓存和各种电极焊盘之间建立电气连接的导电路径的布线图，其中导电路径之间基本上具有相同的宽度，以便能易于导电路径布线图的自动设计。
本发明的另一个目标是提出一种设计系统，用于自动设计这种导电路径布线图。
根据本发明的一个方面，提出的半导体器件中限定了多个区域部分。该半导体器件包括半导体衬底和位于半导体衬底上的基本多层布线分布，并且半导体衬底和基本多层布线分布都具有内电路区域部分和在每一个区域部分中限定的输入/输出(I/O)区域部分。多个内电路产生于内电路区域部分，并且输入/输出(I/O)缓存产生于I/O区域部分。I/O缓存合适地电气连接到基本多层布线分布中的内电路。半导体器件进一步包括外部多层布线分布，它位于基本多层布线分布上，并且具有电源电极焊盘、接地电极焊盘、在它的上表面上形成和分布的至少一个信号电极焊盘，以及在它里面产生的布线图，以在I/O缓存和电极焊盘之间建立电气连接。布线图包括多个电源导电路径，用于在I/O缓存和电源电极焊盘之间建立电气连接，多个接地导电路径，用于在I/O缓存和接地电极焊盘之间建立电气连接，以及信号导电路径，用于在I/O缓存和信号电极焊盘之间建立电气连接，并且所有导电路径的特点是相互都具有相同的宽度。
在该半导体器件中，电源导电路径数目是根据在I/O缓存和电源电极焊盘之间流动的预定量的电流来决定的。在这种情况下，接地导电路径数目等于电源导电路径数目。
优选情况下，I/O缓存具有多个输入/输出(I/O)胞元，并且每一个I/O胞元上都限定有电源端口、接地端口和信号端口。在这种情况下，每一个电源导电路径电气连接到电源端口之一，每一个接地导电路径电气连接到接地端口之一，并且每一个信号导电路径电气连接到信号端口之一。
外部多层布线分布可以包括在基本多层布线分布上形成的最下绝缘层，在最下绝缘层上形成的至少一个中间绝缘层，以及在中间绝缘层上形成的最上绝缘层。每一个电源导电路径和接地导电路径包括形成于最下绝缘层上的下层导电路径段和形成于中间绝缘层上的上层导电路径段。下层导电路径段的一端通过形成于基本多层布线分布和外部多层布线分布的最下绝缘层中的通路结构，电气连接到I/O缓存的I/O胞元的相应端口，下层导电路径段的另一端通过形成于中间绝缘层中的通路结构，电气连接到上层导电路径段的一端，并且上层导电路径段的另一端通过形成于最上绝缘层中的通路结构，电气连接到相应的电极焊盘。
根据本发明的另一方面，提出了用于在上述半导体器件的外部多层布线分布中设计布线图的布线图设计系统。布线图设计系统包括的步骤有显示单元，显示用于产生半导体器件的半导体芯片表面；区域部分限定系统，根据其芯片尺寸来在所显示的半导体芯片表面上限定多个区域部分；电极焊盘阵列限定系统，在所显示的半导体芯片表面上规则地限定了多个电极焊盘，以便在每一个区域部分上显示一组电源电极焊盘、接地焊盘和至少一个信号电极焊盘；输入/输出(I/O)缓存限定系统，在每一个区域部分上限定了输入/输出(I/O)缓存；路径数目决定系统，决定用于根据I/O缓存和每一个电源电极焊盘及接地电极焊盘之间流动的预定量电流来在二者之间建立电气连接的导电路径数目N；焊盘划分/显示系统，在显示单元上将每一个电源电极焊盘和接地电极焊盘分成N个焊盘段；以及布线图限定系统，在每一个区域部分上限定要在半导体器件的外部多层布线分布中产生的布线图，以在I/O缓存和焊盘段及信号焊盘之间建立电气连接。
在该布线图设计系统中，布线图包括多个电源导电路径，用于在I/O缓存和电源电极焊盘的焊盘段之间建立电气连接，多个接地导电路径，用于在I/O缓存和接地电极焊盘的焊盘段之间建立电气连接，以及信号导电路径，用于在I/O缓存和信号电极焊盘之间建立电气连接。
在该布线图设计系统中，优选情况下，I/O缓存具有多个输入/输出(I/O)胞元，并且在每一个I/O胞元上限定有电源端口和接地端口。每一个电源导电路径电气连接到电源端口之一，每一个接地导电路径电气连接到接地端口之一，并且每一个信号导电路径电气连接到信号端口之一。
优选情况下，外部多层布线分布包括形成于基本多层布线分布上的最下绝缘层，在最下绝缘层上形成的至少一个中间绝缘层，以及在中间绝缘层上形成的最上绝缘层。每一个电源导电路径和接地导电路径包括形成于最下绝缘层上的下层导电路径段和形成于中间绝缘层上的上层导电路径段。下层导电路径段的一端通过形成于基本多层布线分布和外部多层布线分布的最下绝缘层中的通路结构，电气连接到I/O缓存的I/O胞元的相应端口，并且下层导电路径段的另一端通过形成于中间绝缘层中的通路结构，电气连接到上层导电路径段的一端。上层导电路径段的另一端通过形成于最上绝缘层中的通路结构，电气连接到相应的电极焊盘。
优选情况下，下层导电路径段以不同于上层导电路径段的宽度显示在显示单元上，以便下层导电路径段和上层导电路径段能够在显示单元上容易地区分开来。
通过参考附图并结合下面的讲述，将能更清楚地理解上述目标和其他目标，其中图1为概念性示意平面图，示出了第一现有半导体器件的一部分；图2为概念性示意平面图，示出了第二现有半导体器件的一部分；
图3为概念性示意平面图，示出了根据本发明的半导体器件实施例的一部分；图4为图3的部分放大平面图；图5为图4中沿着V-V线的部分截面图；图6示出了在根据本发明的半导体器件的基本多层布线分布中产生的输入/输出区域部分的平面图；图7为部分平面图，示出了在根据本发明的半导体器件的外部多层布线分布中形成的导电路径的布线图；图8为在根据本发明的半导体器件的外部多层布线分布中用于自动设计布线图的布线图设计系统框图；图9为存储在图8中所示的布线图设计系统硬盘中的焊盘阵列库的概念性视图；图10为存储在图8中所示的布线图设计系统硬盘中的输入/输出缓存库的概念性视图；图11为在图8中所示的系统控制单元中执行的布线图设计例程的流程图；图12为概念性视图，解释了在图8中所示的显示单元的屏幕上进行显示的情景，通过举这个例子来解释布线图设计例程；图13为概念性视图，解释了在显示单元的屏幕上进行显示的另一个情景，通过举这个例子来解释布线图设计例程；图14为概念性视图，解释了在显示单元的屏幕上进行显示的再另一个情景，通过举这个例子来解释布线图设计例程；图15为概念性视图，解释了在显示单元的屏幕上进行显示的又再另一个情景，通过举这个例子来解释布线图设计例程；图16为概念性视图，解释了在显示单元的屏幕上进行显示的又再另一个情景，通过举这个例子来解释布线图设计例程；图17为概念性视图，解释了在显示单元的屏幕上进行显示的又再另一个情景，通过举这个例子来解释布线图设计例程；图18为在图11的布线图设计例程中作为子例程来执行的输入/输出缓存选择/显示例程的流程图；以及图19为在图1 1的布线图设计例程中作为子例程来执行的路径数目判定例程的流程图。
具体实施例方式
为了更好地理解本发明，在讲述本发明的实施例之前，先参照图1来讲述第一现有半导体器件。注意，图1概念性地和示意性地解释了第一现有半导体器件的一部分。
该现有半导体器件包括其上提供有基本多层布线分布10的半导体衬底，并且基本多层布线分布10被区分成中心内电路区域部分11，以及包围着中心内电路区域部分11的外围输入/输出(I/O)区域部分12。各种内电路是在中心内电路区域部分11的内部产生的，虽然图1中未示出。另外，输入/输出(I/O)缓存13和电源电压缓存14是在外围I/O区域部分12的内部产生和分布的。注意，在图1中，虽然为了方便而将对I/O缓存13和电源电压缓存14作了图示，但是在实际中，由于它们是在外围I/O区域部分12的内部中产生的，因此这些缓存13和14是看不见的。
从图1可以很明显看出，电源电压缓存14分立地分布于外围I/O区域部分12中，并且I/O缓存13紧密地排列于两个相邻的电源电压缓存14之间，正如例如JP-A-2001-060625中所公开的那样。
内电路通过在基本多层布线分布10的内部中形成的构图布线层(图中未示出)作为媒介，电气连接到I/O缓存13，并且每一个电源电压缓存14通过在基本多层布线分布10中形成的布线构图15作为媒介，合适地电气连接到位于它两侧的一些I/O缓存13，从而为I/O缓存13提供了电源。
虽然图1中未示出，但是半导体器件进一步包括形成于基本多层布线分布10的上表面上的外部多层布线分布，并且在基本多层布线分布的上表面上形成有多个信号电极焊盘16和多个电源电极焊盘17。每一个信号电极焊盘16通过在外部多层布线分布的内部中形成的导电信号路径18作为媒介，电气连接到相应的I/O缓存13，并且每一个电源电极焊盘17通过在外部多层布线分布中形成的导电电源路径19作为媒介，电气连接到相应的电源电压缓存14。
从图1明显可以看出，由于大量的电流流经每一个导电电源路径19，从而将电源供应给通过每一个布线构图15连接到电源电压缓存14的所有I/O缓存13，因此用于在电源电压缓存14和电源电极焊盘17之间建立电气连接的导电电源路径19，与用于在I/O缓存13和信号电极焊盘16之间建立电气连接的导电信号路径18相比，具有较大的宽度。
如上所述，在该现有半导体器件中，I/O缓存13的分布受限，表现在它们必须排列在两个相邻的电源电压缓存14之间，结果阻碍了半导体器件的微型化。另外，由于布线图必须通过较窄的导电信号路径18和较宽的导电电源路径19来形成，因此在外部多层布线分布中自动设计导电信号路径18和导电电源路径19的布线图是比较麻烦和困难的。也就是说，在外部多层布线分布中布线图的设计自由度是相当受限的。
接下来，参照图2来解释作为在上述JP-A-HEI06-061428中所公开的倒装晶片型半导体器件的第二现有半导体器件。注意，在图2中只是概念性和示意性地解释了第二现有半导体器件的一部分。
第二现有半导体器件还包括其上提供有基本多层布线分布的半导体衬底，并且该基本多层布线分布被区分成多个区域部分20，如图2中的点划线所示。虽然看不到，但是各种内电路是在每一个区域部分20中产生的。
另外，如图2中的点划线所示，在每一个区域部分20中都限定了输入/输出(I/O)区域21，并且在I/O区域21中产生了多个输入/输出(I/O)缓存(图中未示出)。内电路通过在基本多层布线分布中形成的构图布线层(图中未示出)作为媒介，合适地电气连接到I/O缓存。
倒装晶片型半导体器件进一步包括位于基本多层布线分布上的外部多层布线分布，并且外部多层布线分布以与基本多层布线分布相同的方式被区分成多个区域部分。虽然图2中没有示出，但是在每一个区域部分的上表面上都形成有多个信号电极焊盘，并且每一个信号电极焊盘通过在外部多层布线分布中形成的导电信号路径作为媒介，电气连接到相应的I/O缓存。
另外，典型地如图2所示，一对电源电压电极焊盘22和23是在外部多层布线分布的每一个区域部分的上表面上形成的，并且电源电压电极焊盘22和23通过在外部多层分布中形成的各个电源总线24和25作为媒介，电气连接到I/O缓存。
特别地，每一个电源总线24和25包括连接到相应的电源电压焊盘(22，23)的主总线部分(24A、25A)，由主总线部分(24A，25A)延伸出的辅助总线部分(24B，25B)，以及由辅助总线部分(24B，25B)延伸出去并且连接到各个I/O缓存的分支部分(24C，25C)，从而为I/O缓存提供电源。
在该第二现有半导体器件中，由于通过电源总线24和25为I/O缓存提供了电源，因此在基本多层布线分布中没有产生电源电压缓存。当然，这对于倒装晶片型半导体的微型化是有利的，因为在基本多层布线分布中可以以较高的密度来产生内部电路和I/O缓存。不过在实际中，如前所述，第二现有半导体器件的微型化并没有前景可言，表现在电源总线24和25在外部多层布线分布中占有相当大一块面积。另外，在外部多层布线分布中自动设计电源总线24和25的布线图是比较麻烦和困难的，因为每一个电源总线24和25必须通过相对复杂的和经过加宽的导电路径来形成，结果导致在外部多层布线分布中布线图的设计自由度受到限制。
注意，在图2中，虽然所示的每一个辅助总线部分24B和25B比相应的主总线部分(24A，25A)窄，但是它应该与主总线部分(24A，25A)具有相同的宽度，因为相同量的电流必须流经主总线部分和辅助总线部分(24A和24B，25A和25B)。
下面参照图3～7来讲述根据本发明的半导体器件的实施例。
在图3～5中，半导体器件通常由标号26来表示，并且是作为倒装晶片型BGA(球状网格阵列)晶片来产生的。从图3明显可以看出，在半导体器件26中限定了多个矩形区域部分27，用点划线28方便地来表示。另外，典型地如图4所示，在每一个矩形区域部分27中限定了内电路区域部分29和输入/输出(I/O)区域部分30，用点划线31和32方便地来表示。
如图5所示，半导体器件26包括半导体或硅衬底33、位于硅衬底33上的基本多层布线分布34、位于基本多层布线分布34上的外部多层布线分布35，以及在外部多层布线分布35上形成作为保护层的钝化层36。
在该实施例中，基本多层布线分布34包括三个绝缘层，也就是依次层叠于硅衬底33上的最下绝缘层34A、中间绝缘层34B和最上绝缘层34C。在每一个内电路区域部分29中，在硅衬底33上限定了各种活性区，并且在每一个绝缘层34A、34B和34C上都形成有多个构图布线层，从而在内电路区域部分29中产生了多个内电路，不过在图5中无法看到。
另外，在每一个I/O区域部分30中，在硅衬底33上限定了各种活性区，并且结合了形成于基本多层布线分布34中的构图布线层，以便在I/O区域部分30中产生输入/输出(I/O)缓存37，如图6所示。注意，在图5中，只有限定于硅衬底33中并且形成了I/O缓存37之一部分的活性区之一典型地由标号38来表示。I/O缓存37包括一组8个输入/输出(I/O)胞元C1～C8，并且这些I/O胞元C1～C8通过包括在形成于基本多层布线分布34中的构图布线层中的导电路径(图中未示出)作为媒介，合适地电气连接到上述内电路。进而，如图6所示，在每一个I/O胞元C1～C8上都限定有电源端口(PP1，PP2，...，PP7，PP8)、接地端口(GP1，GP2，...，GP7，GP8)和信号端口(SP1，SP2，...，SP7，SP8)。
如图5所示，在该实施例中，外部多层布线分布35包括至少三个绝缘层依次层叠于基本多层布线分布34上的最下绝缘层35A、中间绝缘层35B和最上绝缘层35C。如图7所示，作为例子，在每一个矩形区域部分27中，在最下绝缘层35A和中间绝缘层35B中都产生了布线图，通常由标号39来表示，并且7个电极焊盘PVDD、GVDD、PSIG1、PSIG2、PSIG3、PSIG4和PSIG5形成且分布于最上绝缘层35C的上表面上。电极焊盘PVDD用作电源电极焊盘，并且电极焊盘GVDD用作接地电极焊盘，并且每一个电极焊盘PSIG1、PSIG2、PSIG3、PSIG4和PSIG5用作信号电极焊盘。这些电极焊盘PVDD、GVDD、PSIG1、PSIG2、PSIG3、PSIG4和PSIG5都通过布线图39作为媒介，合适地电气连接到I/O缓存37。
特别地，布线图39包括四个电源导线路径PPH1、PPH2、PPH3和PPH4，用于在电源电极焊盘PVDD和I/O胞元C1、C2、C3和C4的电源端口PP1、PP2、PP3和PP4之间建立电气连接，如图7所示。每一个电源导电路径PPH1、PPH2、PPH3和PPH4包括形成于最下绝缘层35A上的下层导电路径段(PPH1L、PPH2L、PPH3L、PPH4L)，以及形成于中间绝缘层35B上的上层导电路径段(PPH1M、PPH2M、PPH3M、PPH4M)。
下层导电路径段(PPH1L、PPH2L、PPH3L、PPH4L)的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到相应的电源端口(PP1、PP2、PP3、PP4)，并且下层导电路径段(PPH1L、PPH2L、PPH3L、PPH4L)的另一端通过在中间绝缘层35B中形成的通路结构作为媒介，电气连接到相应的上层导电路径段(PPH1M、PPH2M、PPH3M、PPH4M)的一端。然后，有关的上层导电路径段(PPH1M、PPH2M、PPH3M、PPH4M)的另一端通过在最上绝缘层35C中形成的通路结构作为媒介，电气连接到电源电极焊盘PVDD。
注意，在图5中，用于在下层导电路径段PPH2L和电源端口PP2之间建立电气连接的通路结构由标号40L来表示；用于在下层导电路径段PPH2L的另一端和上层导电路径段PPH2M的一端之间建立电气连接的通路结构由标号40M来表示；用于在上层导电路径段PPH2M的另一端和电源电极焊盘PVDD之间建立电气连接的通路结构由标号40U来表示。
另外，布线图39包括四个接地导电路径GPH1、GPH2、GPH3和GPH4，用于在接地电极焊盘GVDD和I/O胞元C5、C6、C7和C8的接地端口GP5、GP6、GP7和GP8之间建立电气连接，如图7所示。每一个接地导电路径GPH1、GPH2、GPH3和GPH4包括形成于最下绝缘层35A上的下层导电路径段(GPH1L、GPH2L、GPH3L、GPH4L)，以及形成于中间绝缘层35B上的上层导电路径段(GPH1M、GPH2M、GPH3M、GPH4M)。
下层导电路径段(GPH1L、GPH2L、GPH3L、GPH4L)的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到相应的接地端(GP5、GP6、GP7、GP8)，并且下层导电路径段(GPH1L、GPH2L、GPH3L、GPH4L)的另一端通过在中间绝缘层35B中形成的通路结构作为媒介，电气连接到相应的上层导电路径段(GPH1M、GPH2M、GPH3M、GPH4M)的一端。然后，相关的上层导电路径段(PPH1M、PPH2M、PPH3M、PPH4M)的另一端通过在最上绝缘层35C中形成的通路结构作为媒介，电气连接到电源电极焊盘PVDD。
进一步地，布线图39包括5个信号导电路径SPH1、SPH2、SPH3、SPH4和SPH5，用于在信号电极焊盘PSIG1、PSIG2、PSIG3、PSIG4和PSIG5以及I/O胞元C2、C3、C4、C6和C7的信号端 SP2、SP3、SP4、SP6和SP7之间建立电气连接，如图7所示。
信号导电路径SPH1形成于最下绝缘层35A上。信号导电路径SPH1的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到I/O胞元C2的信号端口SP2，并且信号导电路径SPH1的另一端通过在中间绝缘层35B和最上绝缘层35C都有形成的通路结构作为媒介，电气连接到信号电极焊盘PSIG1。
信号导电路径SPH2形成于最下绝缘层35A上。信号导电路径SPH2的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到I/O胞元C3的信号端口SP3，并且信号导电路径SPH2的另一端通过在中间绝缘层35B和最上绝缘层35C中都有形成的通路结构作为媒介，电气连接到信号电极焊盘PSIG2。
信号导电路径SPH3形成于最下绝缘层35A上。信号导电路径SPH3的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到I/O胞元C4的信号端口SP4，并且信号导电路径SPH3的另一端通过在中间绝缘层35B和最上绝缘层35C中都有形成的通路结构作为媒介，电气连接到信号电极焊盘PSIG3。
信号导电路径SPH4形成于最下绝缘层35A上。信号导电路径SPH4的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到I/O胞元C6的信号端口SP6，并且信号导电路径SPH4的另一端通过在中间绝缘层35B和最上绝缘层35C中都有形成的通路结构作为媒介，电气连接到信号电极焊盘PSIG4。
信号导电路径SPH5包括形成于最下绝缘层35A上的导电路径段SPH5L1，形成于中间绝缘层35B上的导电路径段SPHM，以及形成于最下绝缘层35A上的导电路径段SPH5L2。信号导电路径段SPH5L1的一端通过在基本多层布线分布34和最下绝缘层35A中形成的通路结构作为媒介，电气连接到I/O胞元C7的信号端口SP7，并且导电路径段SPH5L1的另一端通过在中间绝缘层35B中形成的通路结构作为媒介，电气连接到导电路径段SPH5M的一端。然后，导电路径段SPH5M的一端通过在中间绝缘层35B中形成的通路结构作为媒介，电气连接到导电路径段SPH5L2的一端。进而，导电路径段SPH5L2的一端通过在中间绝缘层35B和最上绝缘层35C中都有形成的通路结构作为媒介，电气连接到信号电极焊盘PSIG5。注意，导电路径段SPHM形成于中间绝缘层35B上，以便不会干扰导电路径GPH3L和GPH4L。
注意，典型地如图5所示，虽然产生作为倒装晶片型BGA晶片的半导体器件26带有结合在电极焊盘PVDD、GVDD、PSIG1、PSIG2、PSIG3、PSIG4和PSIG5之上的焊球，但是这些电极焊盘在图3、4和6中被省略了。
从图7明显可以看出，根据本发明的半导体器件26的特点是，用于形成布线图的所有导电路径基本上具有相同的宽度。这有利于半导体器件的微型化。另外，由于布线图只通过具有相同宽度的导线路径来形成，因此这也可以易于布线图在外部多层布线分布35中的自动设计，从而可以提高布线图的设计自由度。
在上述实施例中，用于在电源电极焊盘PVDD和I/O缓存37之间建立电气连接的电源导电路径PPH1、PPH2、PPH3和PPH4的数目(4个)是根据流经其间的电流的预定量来确定的。也就是说，如果在电源电极焊盘PVDD和I/O缓存37之间流动的电流量大于预定量，则电源导电路径的数目可能会增加。另外，如果在电源电极焊盘PVDD和I/O缓存37之间流动的电流量小于预定量，则电源导电路径的数目可能会减少。简而言之，根据在电源电极焊盘PVDD和I/O缓存37之间流动的电流量，电源导电路径的数目是可变的。当然，这对于用于在接地焊盘GVDD和I/O缓存37之间建立电气连接的接地导电路径GPH1、GPH2、GPH3和GPH4的数目(4个)也是适用的。
图8示出了用于在半导体器件(26)的外部多层布线分布(35)中自动设计导电路径的布线图的布线图设计系统。
布线图设计系统包括系统控制单元42，该单元包括一台微机，它由中央处理单元(CPU)、用于储存各种程序和常数的只读存储器(ROM)、用于储存临时数据的随机存储器(RAM)和输入/输出(I/O)接口电路组成。
布线图设计系统还包括显示单元43，诸如阴极射线管(CRT)、液晶显示(LCD)等，用于显示包括设计中的各种电极焊盘和各种指令项的布线图；以及键盘44，这是进行布线分布设计所必需的，用于通过其I/O接口电路将各种指令和数据输入到系统控制单元42。布线图设计系统带有鼠标45，可用于通过在显示单元43上显示的任一个指令项上点击鼠标45来将指令输入到控制单元42。
布线图设计系统进一步包括硬盘驱动器46，用于驱动硬盘47，其中储存了布线图设计程序、其他程序和各种图表等。系统控制单元42通过硬盘驱动器46来在硬盘47中写入程序和各种数据，并且还可以通过硬盘驱动器46来从硬盘47中读取各种数据。
另外，如图9中以例子方式概念性所示，针对要产生的半导体器件的每一个芯片尺寸，预先准备了各种焊盘排列选项I、II、III和IV，并且作为焊盘排列库储存在硬盘47中。在系统控制单元42的控制下，根据键盘44或鼠标45的操作输入的指令，通过硬盘驱动器46从硬盘47读取这些焊盘排列选项中的每一个。
进而，如图10中以例子方式概念性所示，针对要产生的半导体器件的每一个芯片尺寸，预先准备了各种输入/输出(I/O)缓存选项I、II、III和IV，并且作为I/O缓存库储存在硬盘47中。在系统控制单元42的控制下，根据键盘44或鼠标45的操作输入的指令，通过硬盘驱动器46从硬盘47读取这些I/O缓存选项中的每一个。
图11示出了布线图设计例程的流程图，用于在根据本发明而产生的半导体器件(26)的外部多层布线分布(35)中设计布线图。注意，通过在显示单元43的屏幕上对表示布线图设计系统的图标上点击鼠标45，开始执行布线设计例程，并且在显示单元43的屏幕上显示初始画面。
在步骤1101，监控待产生的半导体器件(26)的芯片尺寸是否通过键盘44的操作而被输入到系统控制单元42。在可选情况下，通过对在显示单元42的屏幕上显示的芯片尺寸项上点击鼠标45，可以将芯片尺寸输入到系统控制单元42。
当确认了芯片尺寸的输入时，控制进行到步骤1102，其中根据输入芯片尺寸，将限定在半导体芯片表面上的多个区域部分显示在显示单元43的屏幕上，如图12中的点划线概念性所示。注意，在该图中，半导体芯片由标号26’表示，并且每一个区域部分由标号27’表示。
然后，在步骤1103，如图9中通过例子所示的，监控是否选择了焊盘排列选项(I、II、III、IV)之一。例如，将焊盘排列选项(I、II、III、IV)显示在限定于显示单元43的屏幕上的窗口中，并且通过对它双击鼠标45来选择焊盘排列选项之一。当确认选择了焊盘排列选项(I、II、III、IV)之一时，控制进行到步骤1104，其中在显示单元43的屏幕上显示和分布了多个电极焊盘。
例如，当选择了焊盘排列选项I(图9)时，电极焊盘显示和以交错的方式分布于显示单元43的屏幕上，如图13中概念性所示。在如图3～7所示的半导体器件26的生产中，使用了焊盘排列选项I。在这种情况下，一组七个电极焊盘由每一个区域部分27’所包围。
如图14中典型和放大所示，在每一个区域部分27’中，7个电极焊盘由标号PVDD’、GVDD’、PSIG1’、PSIG2’、PSIG3’、PSIG4’和PSIG5’来表示。电极焊盘PVDD’用作电源电极焊盘，电极焊盘GVDD’用作接地电极焊盘，并且每一个电极焊盘PSIG1’、PSIG2’、PSIG3’、PSIG4’和PSIG5’用作信号电极焊盘。注意，在实际中如果需要，可以对显示单元43的屏幕上的一部分画面进行放大显示，如图14所示。
注意，当选择了焊盘排列选项II时，电极焊盘显示和以矩阵的方式分布于显示单元43的屏幕上。另外，注意，当选择了焊盘排列选项III时，电极焊盘显示和以交错的方式分布于显示单元43的屏幕上，且排列的间距要比选择焊盘排列选项I时焊盘排列的间距小一些。还需要注意，当选择了焊盘排列选项IV时，电极焊盘显示和以矩阵的方式分布于显示单元43的屏幕上，且排列的间距要比选择焊盘排列选项II时焊盘排列的间距小一些。
当在显示单元43的屏幕上显示了电极焊盘之后，控制进行到步骤1105，其中执行了输入/输出(I/O)缓存选择/显示例程。下面要详细讲述，如图10中通过例子所示通过执行I/O缓存选择/显示例程，在区域部分27’之一的给定部分选择和显示I/O缓冲选项(I、II、III、IV)之一，典型地如图1 5所示。也就是说，在该图中，有关的I/O缓冲选项被图示为I/O缓冲37’。
I/O缓冲37’与图10所示的I/O缓冲选项I相对应，并且在如图3～7所示的半导体器件26的生产中，使用了该I/O缓冲选项I。相应地，所显示的I/O缓冲37’包括一组八个输入/输出(I/O)胞元C1’～C8’，并且在每一个I/O胞元C1’～C8’上限定有电源端口(PP1’、PP2’、...、PP7’、PP8’)、接地端口(GP1’、GP2’、...、GP7’、GP8’)，以及信号端口(SP1’、SP2’、...、SP7’、SP8’)。
注意，从图10明显可以看出，与I/O缓冲选项I类似，I/O缓冲选项II具有一组八个I/O胞元，但是这些I/O胞元的每一个的特点是，其尺寸要比I/O缓冲选项I的长一些。另外，注意，I/O缓冲选项III具有一组10个I/O胞元。还需要注意，与I/O缓冲选项III类似，I/O缓冲选项IV具有一组10个I/O胞元，但是这些I/O胞元的每一个的特点是，其尺寸要比I/O缓冲选项III的长一些。
在I/O缓冲选择/显示例程的执行完成之后，控制进行到步骤1106，其中监控是否通过键盘44的操作将用于确定将相关的区域部分27’中的I/O缓冲37’和电源电极焊盘PVDD’连接起来的导电路径数目的指令输入到系统控制单元42。注意，通过对显示在显示单元43的屏幕上的相应指令项点击鼠标45，也可以将该指令输入到系统控制单元42。
当确认了用于确定导电路径数目的指令输入时，控制进行到步骤1107，其中执行了路径数目判定例程。通过执行路径数目判定例程，根据流经的电流量计算和确定了用于在I/O缓存37’和电源电极焊盘PVDD’之间建立电气连接的电源导电路径数目N，如下文详细所述。注意，在每一个区域部分27’中，用于在I/O缓存37’和接地电极焊盘GVDD’之间建立电气连接的接地导电路径数目等于电源导电路径数目N。
在确定了电源导电路径数目N之后，控制进行到步骤1108，其中所显示的电极电源和接地焊盘PVDD’和GVDD’中的每一个被分成N段。例如，如果N＝4，所显示的电极焊盘PVDD’和GVDD’的每一个被分成四段(PVDD1、PVDD2、PVDD3和PVDD4 以及GVDD1、GVDD2、GVDD3和GVDD4)，如图16所示。然后，在步骤1109，其中监控是否通过键盘44的操作将用于执行已知的现有自动连接例程的指令输入到系统控制单元42。注意，通过对显示在显示单元43的屏幕上的相应指令项点击鼠标45，也可以将该指令输入到系统控制单元42。
当确认了用于执行自动连接例程的指令输入时，控制进行到步骤1110，其中执行了自动连接例程。在执行自动连接例程的过程中，首先，系统控制单元42确定要包括在半导体器件(26)的外部多层布线分布中的绝缘层数目L，这对于在外部多层布线分布中生产布线图以在I/O缓存37’和电极焊盘PVDD’、GVDD’、PSIG1’、PSIG2’、PSIG3’、PSIG4’和PSIG5’之间建立电气连接来说是必需的。例如，当L＝3时，外部多层布线分布包括最下绝缘层，形成于半导体器件(26)的基本多层布线分布上；中间绝缘层，形成于最下绝缘层上；以及最上绝缘层，形成于中间绝缘层上，并且电极焊盘PVDD’、GVDD’、PSIG1’、PSIG2’、PSIG3’、PSIG4’和PSIG5’是在最上绝缘层上形成的。
然后，如图17中通过例子典型所示，通常由标号39’表示的布线图被生产出来并且显示在显示单元43的屏幕上，以在I/O缓存37’和电极焊盘PVDD’、GVDD’、PSIG1’、PSIG2’、PSIG3’、PSIG4’和PSIG5’之间建立电气连接。注意，在执行自动连接例程之前，用户需求事先已经通过键盘44的操作输入到系统控制单元42，并且根据用户需求来执行布线图39’的生产。
特别地，在如图17所示的例子中，布线图39’包括4个电源导电路径PPH1’、PPH2’、PPH3’和PPH4’，用于在电源电极焊盘PVDD’的段PVDD1、PVDD2、PVDD3、PVDD4和I/O胞元C1’、C2’、C3’、C4’的电源端口PP1’、PP2’、PP3’、PP4’之间建立电气连接。每一个电源导电路径PPH1’、PPH2’、PPH3’和PPH4’包括下层导电路径段(PPH1L’、PPH2L’、PPH3L’、PPH4L’)，形成于外部多层布线分布的最下绝缘层上；以及上层导电路径段(PPH1M’、PPH2M’、PPH3M’、PPH4M’)，形成于外部多层布线分布的中间绝缘层上。
下层导电路径段(PPH1L’、PPH2L’、PPH3L’、PPH4L’)的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到相应的电源端口(PPI’、PP2’、PP3’、PP4’)，并且下层导电路径段(PPH1L’、PPH2L’、PPH3L’、PPH4L’)的另一端通过在外部多层布线分布的中间绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到相应的上层导电路径段(PPH1M’、PPH2M’、PPH3M’、PPH4M’)的一端。然后，上层导电路径段(PPH1M’、PPH2M’、PPH3M’、PPH4M’)的另一端通过在外部多层布线分布的最上绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到电源电极焊盘PVDD’的相应段(PVDD1、PVDD2、PVDD3、PVDD4)。
注意，如图17所示，虽然上层导电路径段PPH1M’、PPH2M’、PPH3M’和PPH4M’显示得比下层导电路径段PPH1L’、PPH2L’、PPH3L’和PPH4L’粗一些，以便上层导电路径段PPH1M’、PPH2M’、PPH3M’和PPH4M’与下层导电路径段PPH1L’、PPH2L’、PPH3L’和PPH4L’能够在显示单元43的屏幕上彼此容易区分开，但是在实际中，上层导电路径段PPH1M’、PPH2M’、PPH3M’和PPH4M’的宽度基本上与下层导电路径段PPH1L’、PPH2L’、PPH3L’和PPH4L’的相同。
如图17所示，布线图39’还包括4个接地导电路径GPH1’、GPH2’、GPH3’和GPH4’，用于在接地电极焊盘GVDD’的段GVDD1、GVDD2、GVDD3、GVDD4和I/O胞元C5’、C6’、C7’、C8’的接地端口GP5’、GP6’、GP7’、GP8’之间建立电气连接。每一个接地导电路径GPH1’、GPH2’、GPH3’和GPH4’包括下层导电路径段(GPH1L’、GPH2L’、GPH3L’、GPH4L’)，形成于外部多层布线分布的最下绝缘层上；以及上层导电路径段(GPH1M’、GPH2M’、GPH3M’、GPH4M’)，形成于外部多层布线分布的中间绝缘层上。
下层导电路径段(GPH1L’、GPH2L’、GPH3L’、GPH4L’)的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到相应的接地端口(GP5’、GP6’、GP7’、GP8’)，并且下层导电路径段(GPH1L’、GPH2L’、GPH3L’、GPH4L’)的另一端通过在外部多层布线分布的中间绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到相应的上层导电路径段(GPH1M’、GPH2M’、GPH3M’、GPH4M’)的一端。然后，上层导电路径段(PPH1M’、PPH2M’、PPH3M’、PPH4M’)的另一端通过在外部多层布线分布的最上绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到接地电极焊盘GVDD’的相应段(GVDD1、GVDD2、GVDD3、GVDD4)。
注意，如图17所示，虽然上层导电路径段GPH1M’、GPH2M’、GPH3M’和GPH4M’显示得比下层导电路径段GPH1L’、GPH2L’、GPH3L’和GPH4L’粗一些，以便上层导电路径段GPH1M’、GPH2M’、GPH3M’和GPH4M’与下层导电路径段GPH1L’、GPH2L’、GPH3L’和GPH4L’能够在显示单元43的屏幕上彼此容易区分开，但是在实际中，上层导电路径段GPH1M’、GPH2M’、GPH3M’和GPH4M’的宽度基本上与下层导电路径段GPH1L’、GPH2L’、GPH3L’和GPH4L’的相同。
进而，如图17所示，布线图39’包括5个信号导电路径SPH1’、SPH2’、SPH3’、SPH4’和SPH5’，用于在信号电极焊盘PSIG1’、PSIG2’、PSIG3’、PSIG4’和PSIG5’与I/O胞元C2’、C3’、C4’、C6’和C7’的信号端口SP1’、SP2’、SP3’、SP4’和SP5’之间建立电气连接。
信号导电路径SPH1’形成于外部多层布线分布的最下绝缘层上。信号导电路径SPH1’的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到I/O胞元C2’的信号端口SP2’，并且信号导电路径SPH1’的另一端通过在外部多层布线分布的中间绝缘层和最上绝缘层中都有形成的通路结构(图中未示出)作为媒介，电气连接到信号电极焊盘PSIG1’。
信号导电路径SPH2’形成于外部多层布线分布的最下绝缘层上。信号导电路径SPH2’的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到I/O胞元C3’的信号端口SP3’，并且信号导电路径SPH2’的另一端通过在外部多层布线分布的中间绝缘层和最上绝缘层中都有形成的通路结构(图中未示出)作为媒介，电气连接到信号电极焊盘PSIG2’。
信号导电路径SPH3’形成于外部多层布线分布的最下绝缘层上。信号导电路径SPH3’的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到I/O胞元C4’的信号端口SP4’，并且信号导电路径SPH3’的另一端通过在外部多层布线分布的中间绝缘层和最上绝缘层中都有形成的通路结构(图中未示出)作为媒介，电气连接到信号电极焊盘PSIG3’。
信号导电路径SPH4’形成于外部多层布线分布的最下绝缘层上。信号导电路径SPH4’的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到I/O胞元C6’的信号端口SP6’，并且信号导电路径SPH4’的另一端通过在外部多层布线分布的中间绝缘层和最上绝缘层中都有形成的通路结构(图中未示出)作为媒介，电气连接到信号电极焊盘PSIG4’。
信号导电路径SPH5包括导电路径段SPH5L1’，形成于外部多层布线分布的最下绝缘层上；导电路径段SPHM’，形成于外部多层布线分布的中间绝缘层上；以及导电路径段SPH5L2’，形成于外部多层布线分布的最下绝缘层上。信号导电路径段SPH5L1’的一端通过在基本多层布线分布和外部多层布线分布的最下绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到I/O胞元C7’的信号端口SP7’，并且信号导电路径段SPH5L1’的另一端通过在外部多层布线分布的中间绝缘层形成的通路结构(图中未示出)作为媒介，电气连接到导电路径段SPHM’的一端。然后，导电路径段SPHM’的另一端通过在外部多层布线分布的中间绝缘层中形成的通路结构(图中未示出)作为媒介，电气连接到导电路径段SPH5L2’的一端。进一步地，导电路径段SPH5L2’的另一端通过在外部多层布线分布的中间绝缘层和最上绝缘层中都有形成的通路结构(图中未示出)作为媒介，电气连接到信号电极焊盘PSIG5’。
注意，如图17所示，虽然导电路径段SPHM’显示得比信号导电路径段SPH5L1’和SPH5L2’粗一些，以便导电路径段SPHM’能够在显示单元43的屏幕上与信号导电路径段SPH5L1’和SPH5L2’容易区分开，但是在实际中，导电路径段SPHM’的宽度基本上与信号导电路径段SPH5L1’和SPH5L2’的相同。另外，注意，导电路径段SPHM’是在外部多层布线分布的中间绝缘层上形成的，这样不会干扰导电路径GPH3L’和GPH4L’。
在自动连接例程的执行完成之后，控制进行到步骤1111，其中判定储存标记SF是“1”还是“0”。在执行布线图设计例程开始时，储存标记SF的初始值为“0”，并且当对在显示单元43的屏幕上显示的存储项点击鼠标45，以指示将所产生的布线图数据储存在硬盘47中时，储存标记SF为“1”。
如果SF＝0，则控制进行到步骤1112，其中判定终止标记EF是“1”还是“0”。在执行布线图设计例程开始时，终止标记EF的初始值为“0”，并且当对在显示单元43的屏幕上显示的终止项点击鼠标45，以指示终止执行布线图设计例程时，终止标记EF为“1”。
如果EF＝0，则控制返回到步骤1105，并且重复包括有步骤1105～1110的例程，以在另一个区域部分27’(图13)中产生布线图。
在步骤1111，如果SF＝1，则控制从步骤1111进行到步骤1113，其中所产生的布线图数据通过硬盘驱动器46存储在硬盘47中。然后，控制进行到步骤1112。在步骤1112，如果EF＝1，则布线图设计例程结束。
图18示出了在图11的步骤1105中作为子例程来执行的I/O缓存选择/显示例程的流程图。注意，当执行该子例程时，如图9中的例子所示，将I/O缓存选项(I、II、III、IV)显示在限定于显示单元43的屏幕上的窗口中。
在步骤1801，监控是否通过鼠标45的点击操作来选择了显示在窗口中的I/O缓存选项(I、II、III、IV)之一。当确认了鼠标45的点击操作时，控制进行到步骤1802，其中监控鼠标45是否释放了点击操作，也就是所选择的I/O缓存选项是否从窗口拖到了区域部分27’之一上。当确认鼠标45释放了点击操作时，所选择的I/O缓存选项就显示在显示单元43的屏幕上。然后，控制返回到图11的步骤1105和步骤1106。
图19示出了在图11的步骤1107中作为子例程来执行的路径数目判定例程的流程图。
在步骤1901，监控是否通过键盘的操作将在I/O缓存37’和电源电极焊盘PVDD’之间流动的电流量“I”输入到系统控制单元42。当确认了电流量“I”输入到系统控制单元42时，控制进行到步骤1902，其中执行如下计算N←I/i这里“i”为流过产生于每一个区域部分27’中的导电路径(PPH1’、PPH2’、PPH3’、PPH4’、GPH1’、GPH2’、GPH3’、GPH4’、SPH1’、SPH2’、SPH3’、SPH4’、SPH5’)的允许电流。
在步骤1903，确定商I/i是否存在余数。如果商I/i的余数为0，则控制进行到步骤1904，其中计算结果或商N作为用于在I/O缓存37’和电源电极焊盘PVDD’之间建立电气连接的电源导电路径数目，被存储在系统控制单元42的RAM中。
另一方面，如果商I/i的余数不为0，则控制进行到步骤1905，其中执行如下计算N←N+1然后，控制进行到步骤1904，其中计算结果N作为用于在I/O缓存37’和电源电极焊盘PVDD’之间建立电气连接的电源导电路径数目，被存储在系统控制单元42的RAM中。之后，控制返回到图11的步骤1108。
最后，本领域技术人员应该理解，前面讲述的只是本产品的优选实施例，只要不偏离本发明的精神和范围，可以对本发明进行各种更改和修正。
权利要求
1.一种半导体器件(26)，其中限定有多个区域部分(28)，该半导体器件包含半导体衬底(33)；基本多层布线分布(34)，位于所述半导体衬底上，半导体衬底和基本多层布线分布都具有内电路区域部分(29)和在每一个所述区域部分中限定的输入/输出(I/O)区域部分(30)，多个内电路产生于所述内电路区域部分，并且输入/输出(I/O)缓存(37)产生于所述I/O区域部分，所述I/O缓存合适地电气连接到所述基本多层布线分布中的所述内电路；以及外部多层布线分布(35)，位于所述基本多层布线分布上，并且具有电源电极焊盘(PVDD)、接地电极焊盘(GVDD)、在它的上表面上形成和分布的至少一个信号电极焊盘(PSIG1、PSIG2、PSIG3、PSIG4、PSIG5)，以及在它之中产生的布线图(39)，以在所述I/O缓存和所述电极焊盘之间建立电气连接；其中所述布线图包括用于在所述I/O缓存和所述电源电极焊盘之间建立电气连接的多个电源导电路径(PPH1、PPH2、PPH3、PPH4)，用于在所述I/O缓存和所述接地电极焊盘之间建立电气连接的多个接地导电路径(GPH1、GPH2、GPH3、GPH4)，以及用于在所述I/O缓存和所述信号电极焊盘之间建立电气连接的信号导电路径(SPH1、SPH2、SPH3、SPH4、SPH5)，并且所有导电路径的特征是相互都具有相同的宽度。
2.如权利要求1所述的半导体器件，其中所述电源导电路径(PPH1、PPH2、PPH3、PPH4)数目N是根据在所述I/O缓存(37)和所述电源电极焊盘(PVDD)之间流动的预定量的电流来决定的。
3.如权利要求2所述的半导体器件，其中所述接地导电路径(GPH1、GPH2、GPH3、GPH4)数目等于所述电源导电路径(PPH1、PPH2、PPH3、PPH4)数目N。
4.如权利要求1所述的半导体器件，其中所述I/O缓存(37)具有多个输入/输出(I/O)胞元(C1、C2、…、C7、C8)，并且每一个I/O胞元上都限定有电源端口(PP1、PP2、…、PP7、PP8)、接地端口(GP1、GP2、…、GP7、GP8)和信号端口(SP1、SP2、…、SP7、SP8)，每一个所述电源导电路径(PPH1、PPH2、PPH3、PPH4)电气连接到所述电源端口之一，每一个所述接地导电路径(GPH1、GPH2、GPH3、GPH4)电气连接到所述接地端口之一，并且每一个所述信号导电路径(PPH1、PPH2、PPH3、PPH4)电气连接到所述信号端口之一。
5.如权利要求4所述的半导体器件，其中所述外部多层布线分布(35)包括在所述基本多层布线分布(34)上形成的最下绝缘层(35A)，在所述最下绝缘层上形成的至少一个中间绝缘层(35B)，以及在所述中间绝缘层上形成的最上绝缘层(35C)，并且每一个所述电源导电路径和接地导电路径(PPH1、PPH2、PPH3、PPH4；和GPH1、GPH2、GPH3、GPH4)包括形成于所述最下绝缘层上的下层导电路径段(PPH1L、PPH2L、PPH3L、PPH4L，GPH1L、GPH2L、GPH3L、GPH4L)和形成于所述中间绝缘层上的上层导电路径段(PPH1M、PPH2M、PPH3M、PPH4M，GPH1M、GPH2M、GPH3M、GPH4M)，所述下层导电路径段的一端通过形成于所述基本多层布线分布和所述外部多层布线分布的最下绝缘层中的通路结构(40L)，电气连接到所述I/O缓存(37)的I/O胞元(C1、C2、…、C7、C8)的相应端口(PP1、PP2、…、PP7、PP8、GP1、GP2、…、GP7、GP8)，所述下层导电路径段的另一端通过形成于所述中间绝缘层中的通路结构(40M)，电气连接到所述上层导电路径段的一端，并且所述上层导电路径段的另一端通过形成于所述最上绝缘层中的通路结构(40U)，电气连接到相应的电极焊盘(PVDD、GVDD)。
6.一种布线图设计系统，用于设计如权利要求1的半导体器件的外部多层布线分布中的布线图，此系统包括显示单元(43)，显示用于产生所述半导体器件的半导体芯片(26’)表面；区域部分限定系统(步骤1101和1102)，根据其芯片尺寸来限定要在所显示的所述半导体芯片表面上限定的多个区域部分(27’)；电极焊盘阵列限定系统(步骤1103和1104)，在所显示的所述半导体芯片表面上规则地限定多个电极焊盘，以便在每一个所述区域部分上显示一组电源电极焊盘(PVDD’)、接地焊盘(GVDD’)和至少一个信号电极焊盘(PSIG1’、PSIG2’、PSIG3’、PSIG4’、PSIG5’)；输入/输出(I/O)缓存限定系统(步骤1105)，在每一个所述区域部分上限定输入/输出(I/O)缓存(37’)；路径数目决定系统(步骤1107)，决定用于根据所述I/O缓存和每一个所述电源电极焊盘及接地电极焊盘之间流动的预定量电流来在二者之间建立电气连接的导电路径数目N；焊盘划分/显示系统(步骤1108)，在所述显示单元上将每一个所述电源电极焊盘和接地电极焊盘分成N个焊盘段(PVDD1、PVDD2、PVDD3和PVDD4；以及GVDD1、GVDD2、GVDD3和GVDD4)；以及布线图限定系统(步骤1110)，在每一个所述区域部分上限定要在所述半导体器件(26)的外部多层布线分布(35)中产生的布线图(39’)，以在所述I/O缓存和所述焊盘段及信号焊盘之间建立电气连接。
7.如权利要求6所述的布线图设计系统，其中所述布线图(39’)包括用于在所述I/O缓存(37’)和所述电源电极焊盘(PVDD’)的焊盘段(PVDD1、PVDD2、PVDD3、PVDD4)之间建立电气连接的多个电源导电路径(PPH1’、PPH2’、PPH3’、PPH4’)，用于在所述I/O缓存和所述接地电极焊盘(GVDD’)的焊盘段(GVDD1、GVDD2、GVDD3、GVDD4)之间建立电气连接的多个接地导电路径(GPH1’、GPH2’、GPH3’、GPH4’)，以及用于在所述I/O缓存和所述信号电极焊盘(PSIG1’、PSIG2’、PSIG3’、PSIG4’、PSIG5’)之间建立电气连接的信号导电路径(SPH1’、SPH2’、SPH3’、SPH4’、SPH5’)。
8.如权利要求7所述的布线图设计系统，其中所述I/O缓存(37’)具有多个输入/输出(I/O)胞元(C1’、C2’、…、C7’、C8’)，并且在每一个I/O胞元上限定有电源端口(PP1’、PP2’、…、PP7’、PP8’)、接地端口(GP1’、GP2’、…、GP7’、GP8’)和信号端口(SP1’、SP2’、…、SP7’、SP8’)，每一个所述电源导电路径(PPH1’、PPH2’、PPH3’和PPH4’)电气连接到所述电源端口之一，每一个所述接地导电路径(GPH1’、GPH2’、GPH3’和GPH4’)电气连接到所述接地端口之一，并且每一个所述信号导电路径(PPH1’、PPH2’、PPH3’和PPH4’)电气连接到所述信号端口之一。
9.如权利要求8所述的布线图设计系统，其中所述外部多层布线分布(35)包括形成于所述基本多层布线分布(34)上的最下绝缘层(35A)，在所述最下绝缘层上形成的至少一个中间绝缘层(35B)，以及在所述中间绝缘层上形成的最上绝缘层(35C)，并且每一个所述电源导电路径和接地导电路径(PPH1’、PPH2’、PPH3’和PPH4’，以及GPH1’、GPH2’、GPH3’和GPH4’)包括形成于所述最下绝缘层上的下层导电路径段(PPH1L’、PPH2L’、PPH3L’、PPH4L’、GPH1L’、GPH2L’、GPH3L’、GPH4L’)和形成于所述中间绝缘层上的上层导电路径段(PPH1M’、PPH2M’、PPH3M’、PPH4M’、GPH1M’、GPH2M’、GPH3M’、GPH4M’)，所述下层导电路径段的一端通过形成于所述基本多层布线分布和所述外部多层布线分布的最下绝缘层中的通路结构(40L)，电气连接到所述I/O缓存(37’)的I/O胞元(C1’、C2’、…、C7’、C8’)的相应端口(PP1’、PP2’、…、PP7’、PP8’、GP1’、GP2’、…、GP7’、GP8’)，所述下层导电路径段的另一端通过形成于所述中间绝缘层中的通路结构(40M)，电气连接到所述上层导电路径段的一端，所述上层导电路径段的另一端通过形成于所述最上绝缘层中的通路结构(40U)，电气连接到相应的电极焊盘(PVDD’、GVDD’)。
10.如权利要求9所述的布线图设计系统，其中所述下层导电路径段(PPH1L’、PPH2L’、PPH3L’、PPH4L’、GPH1L’、GPH2L’、GPH3L’和GPH4L’)以不同于所述上层导电路径段(PPH1M’、PPH2M’、PPH3M’、PPH4M’、GPH1M’、GPH2M’、GPH3M’和GPH4M’)的宽度显示在所述显示单元(43)上，以便下层导电路径段和上层导电路径段能够在显示单元上容易地区分开来。
11.一种半导体器件(26)，包括电源电极焊盘(PVDD)；多个输入/输出(I/O)胞元(C1，C2，……，C7，C8)；以及多个电源导电路径(PPH1、PPH2、PPH3、PPH4)，用于在所述电源电极焊盘和至少一部分所述I/O胞元之间建立电气连接，其中所述电源导电路径相互独立分布，并且相互具有基本相同的宽度。
12.如权利要求11所述的半导体器件，还包括多个信号焊盘(PSIG1、PSIG2、PSIG3、PSIG4、PSIG5)；以及信号导电路径(SPH1、SPH2、SPH3、SPH4和SPH5)，用于在每个所述信号焊盘和相应的一个所述I/O胞元(C1，C2，……，C7，C8)之间建立电气连接，其中每个所述信号导电路径和所述电源导电路径(PPH1，PPH2，PPH3，PPH4)具有基本相同的宽度。
全文摘要
在其中限定有多个区域部分的半导体器件中，基本多层布线分布位于半导体衬底上，并且半导体衬底和基本多层布线分布都具有内电路区域部分和在每一个区域部分中限定的I/O区域部分。多个电路产生于电路区域部分，并且I/O缓存产生于I/O区域部分。I/O缓存合适地电气连接到基本分布中的电路。外部多层布线分布位于基本分布上，并且具有电源电极焊盘、接地电极焊盘、在它的上表面上形成和分布的至少一个信号电极焊盘，以及在它里面产生的布线图，以在I/O缓存和电极焊盘之间建立电气连接。布线图包括多个导电路径，用于在I/O缓存和电源电极焊盘之间建立电气连接，多个导电路径，用于在I/O缓存和接地电极焊盘之间建立电气连接，以及导电路径，用于在I/O缓存和信号电极焊盘之间建立电气连接，并且所有导电路径地特点是相互都具有相同的宽度。
文档编号H01L21/70GK1599057SQ200410079190
公开日2005年3月23日 申请日期2004年9月16日 优先权日2003年9月16日
发明者新城惠介 申请人:恩益禧电子股份有限公司