专利名称：不具核心介电层的芯片封装体及其堆叠型芯片封装结构的制作方法
技术领域：
本发明涉及一种芯片封装体堆叠型芯片封装结构，特别是涉及一种厚度较薄且不具核心介电层的芯片封装体及其堆叠型芯片封装结构。
背景技术：
在现今的信息社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种现有习知堆叠型芯片封装结构进行说明。
图1绘示现有习知堆叠型芯片封装结构的剖面示意图。请参阅图1所示，现有习知的堆叠型芯片封装结构50包括一封装基板(packagesubstrate)100与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠于电路基板100上，并与电路基板100电性连接。每一芯片封装体200a、200b包括封装基板210、芯片220、多个凸块(bump)230、底胶(under fill)240与多个焊球250。芯片220与这些凸块230配置于封装基板210上，而这些凸块230配置于芯片220与封装基板210之间，且芯片220经由这些凸块电性连接至封装基板210。底胶240配置于芯片220与封装基板210之间，以包覆这些凸块230。
封装基板210具有多个导电柱212与多个焊垫214，其中这些导电柱212分别贯穿封装基板210，且这些焊垫214分别配置于这些导电柱212上。此外，这些焊球250配置于这些焊垫214上。如此一来，芯片封装体200a与200b便能够经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至电路基板100。
一般而言，封装基板210的制作方式通常是以核心介电层(core)作为蕊材，并利用全加成法(fully additive process)、半加成法(semi-additive process)、减成法(subtractive process)或其他方式，将图案化线路层与图案化介电层交错堆叠于核心介电层上。如此一来核心介电层在封装基板210的整体厚度上便会占着相当大的比例。因此若无法有效地缩减核心介电层的厚度，势必会使芯片封装体200a与200b于厚度缩减上产生极大的障碍。
当然，一旦芯片封装体200a与200b在厚度的缩减方面遇到了瓶颈，堆叠型芯片封装结构50的整体厚度便难以有显著的减少，进而使得堆叠型芯片封装结构50的封装积集度亦无法有效的提高。
发明内容
本发明的目的在于，提供一种新型的芯片封装体与堆叠型芯片封装结构，所要解决的技术问题是使其具有较薄的厚度，从而更加适于实用。
本发明的另一目的在于，提供一种新型的堆叠型芯片封装结构，所要解决的技术问题是使其具有较高的封装积集度，从而更加适于实用。
本发明提出一种芯片封装体，其包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子分别配置于这些贯孔内，其中这些导电柱是电性连接于图案化线路层。
依照本发明的较佳实施例所述的芯片封装体，例如更包括多个外部连接端子，其分别配置于这些第一开口，其中这些外部连接端子是电性连接于图案化线路层。
依照本发明的较佳实施例所述的芯片封装体，例如更包括多个凸块，配置于芯片与图案化线路层之间，其中芯片是经由这些凸块而电性连接于图案化线路层。
依照本发明的较佳实施例所述的芯片封装体，例如更包括黏着胶体以及多条导线，其中黏着胶体配置于图案化线路层与芯片之间，而这些导线电性连接于芯片与图案化线路层之间。再者，封装胶体更可以填入第二开口内，以包覆些导线。并且焊罩层例如具有第二开口，以暴露出图案化线路层的部分区域以及芯片的部分区域。
本发明提出另一种芯片封装体，其包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子，分别配置于这些贯孔内，其中这些外部连接端子是电性连接于图案化线路层。
本发明提出一种堆叠型芯片封装结构，包括多个相互堆叠的芯片封装体。每一芯片封装体包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子，分别配置于这些贯孔内，其中这些外部连接端子是电性连接于图案化线路层。在这些芯片封装体中，较上层的芯片封装体的这些外部连接端子是对应于较下层的芯片封装体的这些第一开口，且较上层的芯片封装体的这些外部连接端子是与较下层的芯片封装体的图案化线路层电性连接。
依照本发明的较佳实施例所述的另一芯片封装体与堆叠式芯片封装结构，其中每一外部连接端子例如包括导电柱与焊球。导电柱配置于相对应的贯孔内，其中导电柱电性连接于图案化线路层。焊球配置于导电柱上，其中焊球电性连接于导电柱。
依照本发明的较佳实施例所述的另一芯片封装体与堆叠式芯片封装结构，例如更包括多个凸块，配置于芯片与图案化线路层之间，其中芯片是经由这些凸块而电性连接于图案化线路层。
依照本发明的较佳实施例所述的另一芯片封装体与堆叠式芯片封装结构，芯片封装体例如更包括黏着胶体以及多条导线，其中黏着胶体配置于图案化线路层与芯片之间，而这些导线电性连接于芯片与图案化线路层之间。焊罩层例如具有第二开口，以暴露出图案化线路层的部分区域以及芯片的部份区域。
由于此芯片封装体不具有核心介电层，因此相较于现有习知技术而言，本发明所制作的芯片封装体具有较薄的厚度。此外，由这些芯片封装体堆叠而成的堆叠型芯片封装结构，亦因为每一个芯片封装体均具有较薄的厚度，因此能够具有较高的封装积集度。
经由上述可知，本发明是有关于一种不具核心介电层的芯片封装体及其堆叠型芯片封装结构。该不具核心介电层的芯片封装体包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于该第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子分别配置于这些贯孔内，其中这些导电柱是电性连接于图案化线路层。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1绘示现有习知堆叠型芯片封装结构的剖面示意图。
图2A～图2F为本发明第一实施例的芯片封装体制程的流程示意图。
图3A～图3F为本发明第二实施例的芯片封装体制程的流程示意图。
图4A～图4E为本发明第三实施例的芯片封装体制程的流程示意图。
图5为本发明第三实施例的堆叠型芯片封装结构。
图6A～图6D为本发明第四实施例的芯片封装体制程的流程示意图。
50、500堆叠型芯片封装结构 100封装基板200a、200b、300、300’、400芯片封装体210封装基板 212、392导电柱214焊垫 220芯片230、372凸块240、374底胶250、394焊球310导电层312第二表面 314第一表面320焊罩层 322第二开口324第一开口 332、334开口330、600膜片340框架350图案化线路层 360芯片365黏着胶体 370导线380封装胶体 382贯孔390外部连接端子 510共同承载器具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的不具核心介电层的芯片封装体及其堆叠型芯片封装结构其具体实施方式
、结构、特征及其功效，详细说明如后。
图2A～图2F绘示为本发明第一实施例的芯片封装体制程的流程示意图。请参阅图2A所示，首先提供导电层310，其中导电层310具有相对的第一表面314与第二表面312，且导电层310的材质为铜。接着于第二表面312上形成焊罩层320，并且例如利用微影与蚀刻的方式对焊罩层320进行图案化，以形成第二开口322与多个第一开口324，其中第二开口322与第一开口324是曝露出导电层310的部份区域。在一较佳的实施方式中，本实施例更可以对导电层310进行棕氧化(brown oxidation)或是黑氧化(black oxidation)处理，以提高导电层310的表面粗糙度，并使得导电层310与焊罩层320之间的接合更良好。
请参阅图2B所示，接着于焊罩层320上形成膜片330，以作为导电层310与焊罩层320在后续制程中的载体，其中膜片330例如可以经由黏着胶体而贴附于焊罩层320上，或是以其他的方式直接形成于焊罩层320上。因此，导电层310与焊罩层320能够在后续制程中获得足够的支撑，使得后续的制程能够顺利进行。在一较佳的实施方式中，本实施例更可以将膜片330固定于框架340上，以使得导电层310与焊罩层320所受到的支撑更为良好。之后，例如利用微影与蚀刻制程，将导电层310图案化，以形成图案化线路层350。
请参阅图2C所示，然后例如利用微影与蚀刻制程，在膜片330形成开口332以及多个开口334。之后，将芯片360配置于第一表面314上，其方式例如是将黏着胶体365配置于芯片360与图案化线路层350之间，以固定两者之间的相对位置。接着例如利用打线结合(wire bonding)技术，以使芯片330经由多条导线370电性连接于图案化线路层350。其中，导线370的材质例如为金，第一开口324与开口334是暴露出图案化线路层350的部份区域，而第二开口322与开口332是同时暴露出图案化线路层350的部份区域以及芯片330的部份区域。
当然，在本实施例中形成开口332以及开口334的时机，除了可以在对导线层310进行图案化之后，也可以在对导线层310进行图案化之前。然后再对导线层310进行图案化，以形成图案化导线层350。
请参阅图2D所示，经由适当的模具，于图案化线路层350上形成封装胶体380，以包覆图案化线路层350以及芯片360，并且将芯片360固定于图案化线路层350上。此外，本实施例更可以经由适当的模具将封装胶体380填入第二开口322内，以包覆导线370。另外，本实施例更可以在每一第一开口324上形成外部连接端子390，并使外部连接端子390经由第一开口324电性连接于图案化线路层350。举例而言，当外部连接端子390为焊球时，其可以经由回焊(reflow)而电性连接于图案化线路层350。
请参阅图2E所示，然后将膜片330移除，以得到芯片封装体300，其中移除膜片330的方式例如是对膜片330进行蚀刻或灰化或者是直接将膜片330撕除亦或是以其他的方式将膜片330移除。虽然本实施例中封装胶体380是暴露出芯片360的部份区域，但显而易见地，本实施例亦可以经由适当的模具，使得封装胶体380如图2F所示包覆芯片360。
因此，本实施例所制作的芯片封装体300，主要包括图案化线路层350、芯片360、焊罩层320以及封装胶体380。其中图案化线路层350具有相对的第二表面312与第一表面314。而芯片360是配置于第一表面314上，并且芯片360电性连接于图案化线路层350。焊罩层320则配置于第二表面312上，并且焊罩层320具有多个第一开口324，以暴露出图案化线路层350的部份区域。封装胶体380则包覆于图案化线路层350，并且将芯片360固定于图案化线路层350上。
由于本实施例的芯片封装体300不具有核心介电层，因此相较于现有习知技术而言，芯片封装体300具有较薄的厚度。
在芯片封装体制程中，芯片360除了可以如第一实施例所揭露，即经由打线结合技术而电性连接于图案化线路层350，更可以以覆晶(flip chip)技术、薄膜芯片封装(chip on flex，COF)技术或其他技术来完成芯片360与图案化线路层350之间的电性连接。以下将针采用对覆晶技术的芯片封装体制程来举例说明。
图3A～图3E绘示为本发明第二实施例的芯片封装体制程的流程示意图。请参阅图3A所示，首先提供导电层310，其中导电层310具有相对的第二表面312与第一表面314。接着于第二表面312上形成焊罩层320，并且例如利用微影与蚀刻制程来图案化焊罩层320，以形成多个第一开口324，其中第一开口324是曝露出导电层310的部份区域。同样地，本实施例亦可以对导电层310进行棕氧化或是黑氧化处理，以提高导电层310的表面粗糙度，并使得导电层310与焊罩层320之间具有更良好的接合。
请参阅图3B所示，接着于焊罩层320上形成膜片330，以作为导电层310与焊罩层320在后续制程中的载体。其中膜片330例如可以经由黏着胶体而贴附于焊罩层320上，或是以其他的方式直接形成于焊罩层320上。同样地，本实施例更可以将膜片330固定于框架340上，以使得导电层310与焊罩层320获得更良好的支撑。之后，例如利用微影与蚀刻制程，将导电层310图案化，以形成图案化线路层350。
请参阅图3C所示，然后例如利用微影/蚀刻制程，在膜片330形成多个开口334。之后，利用覆晶技术，将芯片360配置于第一表面314上，其方式例如是将多个凸块372配置于芯片360与图案化线路层350之间，并且对凸块372进行回焊，以使芯片330经由多个凸块372而电性连接于图案化线路层350。其中，凸块的材质例如为焊锡、金或其他导电材质，而第一开口324与开口334是暴露出图案化线路层350的部份区域。另外，本实施例更可以在芯片360与图案化导线层350之间形成底胶374，以包覆这些凸块372。
请参阅图3D所示，经由适当的模具，于图案化线路层350上形成封装胶体380，以包覆图案化线路层350以及芯片360，并且将芯片360固定于图案化线路层350上。值得一提的是，在图3C所述的步骤中，若没有在芯片360与图案化导线层350之间形成底胶374时，此时封装胶体380更可以取代底胶374来包覆这些凸块372。此外，本实施例更可以在每一第一开口324上形成外部连接端子390，并使外部连接端子390经由第一开口324电性连接于图案化线路层350。举例而言，当外部连接端子390为焊球时，其可以经由回焊而电性连接于图案化线路层350。
请参阅图3E所示，然后将膜片330移除，以得到芯片封装体300’，其中膜片330的移除方式请参阅图2E的说明，在此便不再赘述。虽然本实施例中封装胶体380是暴露出芯片360的部份区域，但显而易见地，本实施例亦可以经由适当的模具，使得封装胶体380如图3F所示包覆芯片360。
除了芯片封装体300与300’，本发明所揭露的芯片封装体制程更可以制作出另一种适于制作堆叠式芯片封装结构的芯片封装体，其制作方式将于下述作详细的说明。
图4A～图4E绘示为本发明第三实施例的芯片封装体制程的流程示意图。请参阅图4A所示，首先提供导电层310，其中导电层310具有相对的第二表面312与第一表面314。接着于第二表面312上形成焊罩层320，并且例如利用微影与蚀刻制程来图案化焊罩层320，以形成第二开口322与多个第一开口324，其中第二开口322与第一开口324是曝露出导电层310的部份区域。在一较佳的实施方式中，本实施例更可以对导电层310进行棕氧化或是黑氧化处理，以提高导电层310的表面粗糙度，并使得导电层310与焊罩层320之间具有更良好的接合。
请参阅图4B所示，接着于焊罩层320上形成膜片330，以作为导电层310与焊罩层320在后续制程中的载体。其中膜片330例如可以经由黏着胶体而贴附于焊罩层320上，或是以其他的方式直接形成于焊罩层320上。如此一来，导电层310与焊罩层320便能够在后续制程中获得足够的支撑，使得后续制程能够顺利进行。在一较佳的实施方式中，本实施例更可以将膜片330固定于框架340上，以使得导电层310与焊罩层320获得更良好的支撑。之后，例如利用微影与蚀刻的方式，图案化导电层310，以形成图案化线路层350。
请参阅图4C所示，之后将芯片360配置于第一表面314上，其方式例如是将黏着胶体365配置于芯片360与图案化线路层350之间。接着并且例如利用打线结合技术，使芯片330经由多条导线370而电性连接于图案化线路层350。其中，第二开口322与开口332是暴露出同时暴露出图案化线路层350的部份区域以及芯片330的部份区域。
当然，在本实施例中形成开口332的时机，除了可以在对导线层310进行图案化之后，也可以在对导线层310进行图案化之前。之后再对导线层310进行图案化，以形成图案化导线层350。
请参阅图4D所示，经由适当的模具，于图案化线路层350上形成封装胶体380，以包覆图案化线路层350以及芯片360，并且将芯片360固定于图案化线路层350上。此外，本实施例更可以经由适当的模具将封装胶体380填入第二开口322内，以包覆导线370。另外，本实施例更在封装胶体380上形成多个贯孔382，以暴露出图案化线路层350的部份区域。其中，贯孔382的形成方法例如包括在模造(molding)封装胶体380时，即形成这些贯孔382，或者是在形成封装胶体380后，再利用机械钻孔(mechanicaldrill)或是激光烧蚀(laser ablation)的方式，在封装胶体380上形成这些贯孔382，亦或是其他种形成贯孔382的方法。
接着，在每一贯孔382上形成外部连接端子390，并使外部连接端子390经由贯孔382电性连接于图案化线路层350。在一较佳实施方式中，外部连接端子390是包括导电柱392与焊球394。导电柱392位于贯孔382内，并且与图案化线路层350电性连接，其中将导电柱392配置于贯孔382的方式例如包括以电镀的方式将导电柱392形成于贯孔382内或是直接将导电材料填入贯孔382内以形成导电住392，亦或是直接将导电柱392配置于模具上预定要形成贯孔382的位置，并且进行封装胶体382的模造制程，如此一来，在形成贯孔382的同时，亦完成了导电柱392的配置。而焊球394则位于导电柱392上，并且与导电柱392电性连接。
请参阅图4E所示，将膜片330移除，以得到芯片封装体400，其中膜片330的移除方式请参阅图2E的说明，在此便不再赘述。当然，由第一实施例与第二实施例可知，本实施例中的芯片360与图案化线路层320之间的电性连接，亦可以采用覆晶技术、薄膜芯片封装技术或其他技术来完成，于此便不再多作赘述。
承上述，本实施例所制作的芯片封装体400主要包括图案化线路层350、芯片360、焊罩层320、封装胶体380与多个外部连接端子390。其中图案化线路层350具有相对的第二表面312与第一表面314。而芯片360是配置于第一表面314上，并且芯片360电性连接于图案化线路层350。焊罩层320则配置于第二表面312上，并且焊罩层320具有多个第一开口324，以暴露出图案化线路层350的部份区域。封装胶体380则包覆于图案化线路层350，并且将芯片360固定于图案化线路层350上，其中封装胶体380具有多个贯孔382。外部连接端子390则分别配置于贯孔382内，并且电性连接于图案化线路层350。
基于上述的芯片封装体400，本实施例更提出一种堆叠型芯片封装结构。请参阅图5所示，其绘示为本发明第三实施例的堆叠型芯片封装结构。堆叠型芯片封装结构500主要包括多个相互堆叠的芯片封装体400，其中较上层的芯片封装体400的外部连接端子390需对应于较下层的芯片封装体400的第一开口324，而且较上层的芯片封装体400的外部连接端子390是与较下层的芯片封装体400的图案化线路层350电性连接。此外，堆叠型芯片封装结构500更包括共同承载器510，以使这些芯片封装体400能堆叠于其上，并且这些芯片封装体400能经由最下层的芯片封装体400的外部连接端子390而电性连接于共同承载器510。
由于芯片封装体400相较于现有习知技术而言具有较薄的厚度，因此由多个芯片封装体400堆叠而成的堆叠型芯片封装结构500，不但在厚度的表现上具有更明显的缩减效果，并且能够具有较高的封装积集度。
图6A～图6D与图2B～2E依序绘示为本发明第四实施例的芯片封装体制程的流程示意图。本实施例揭露本发明的另一种芯片封装体制程，请参阅图6A所示，首先提供导电层310，其中导电层310具有相对的第二表面312与第一表面314。之后，于第一表面314上形成膜片600。
请参阅图6B所示，例如利用微影/蚀刻制程，将导电层310图案化以形成图案化线路层350。接着，在第二表面312上形成焊罩层320，并且例如利用微影/蚀刻制程对焊罩层320进行图案化，以形成第二开口322与多个第一开口324，其中第二开口322与第一开口324是曝露出导电层310的部份区域。
接着请参阅图6C与图6D所示，先在在焊罩层320上形成膜片330，以形成图6C所示的结构。之后如图6D所示，将膜片600移除，以得到如图2B所示的结构。接下来的步骤如第一实施例中图2B～图2E所述，因此本实施例在此便不再多作赘述，其中移除膜片600的方式包括蚀刻、撕除、灰化或是其他的方式。
综上所述，由于芯片封装体不具有核心介电层，因此相较于现有习知技术而言，本发明所制作的芯片封装体具有较薄的厚度。是以由这些厚度较薄的芯片封装体所堆叠而成的堆叠型芯片封装结构，亦能够具有较薄的厚度以及较高的封装积集度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种芯片封装体，其特征在于其包括一图案化线路层，具有相对的一第一表面与一第二表面；一芯片，配置于该第一表面上，其中该芯片是电性连接于该图案化线路层；一焊罩层，配置于该第二表面上，其中该焊罩层具有多个第一开口，以暴露出该图案化线路层的部分区域；以及一封装胶体，包覆该图案化线路层，并将该芯片固定于该图案化线路层上。
2.根据权利要求1所述的芯片封装体，其特征在于更包括多个外部连接端子，分别配置于该些第一开口，其中该些外部连接端子是电性连接于该图案化线路层。
3.根据权利要求1所述的芯片封装体，其特征在于更包括多个凸块，配置于该芯片与该图案化线路层之间，其中该芯片是经由该些凸块而电性连接于该图案化线路层。
4.根据权利要求1所述的芯片封装体，其特征在于更包括一黏着胶体以及多条导线，该黏着胶体是配置于该图案化线路层与该芯片之间，该些导线是电性连接于该芯片与该图案化线路层之间，其中该焊罩层具有一第二开口，以暴露出该图案化线路层的部分区域以及该芯片的部分区域。
5.一种芯片封装体，其特征在于其包括一图案化线路层，具有相对的一第一表面与一第二表面；一芯片，配置于该第一表面上，其中该芯片是电性连接于该图案化线路层；一焊罩层，配置于该第二表面上，其中该焊罩层具有多个第一开口，以暴露出该图案化线路层的部分区域；一封装胶体，包覆该图案化线路层，并将该芯片固定于该图案化线路层上，其中该封装胶体具有多个贯孔；以及多个外部连接端子，分别配置于该些贯孔内，其中该些外部连接端子是电性连接于该图案化线路层。
6.根据权利要求5所述的芯片封装体，其特征在于其中每一该些外部连接端子包括一导电柱，配置于相对应的该贯孔内，其中该导电柱电性连接于该图案化线路层；以及一焊球，配置于该导电柱上，其中该焊球电性连接于该导电柱。
7.根据权利要求5所述的芯片封装体，其特征在于更包括多个凸块，配置于该芯片与该图案化线路层之间，其中该芯片是经由该些凸块而电性连接于该图案化线路层。
8.根据权利要求5所述的芯片封装体，其特征在于更包括一黏着胶体以及多条导线，该黏着胶体是配置于该图案化线路层与该芯片之间，该些导线是电性连接于该芯片与该图案化线路层之间，其中该焊罩层具有一第二开口，以暴露出该图案化线路层的部分区域以及该芯片的部份区域。
9.一种堆叠型芯片封装结构，其特征在于其包括多个相互堆叠的芯片封装体，其中每一芯片封装体包括一图案化线路层，具有相对的一第一表面与一第二表面；一芯片，配置于该第一表面上，其中该芯片是电性连接于该图案化线路层；一焊罩层，配置于该第二表面上，其中该焊罩层具有多个第一开口，以暴露出该图案化线路层的部分区域；一封装胶体，包覆该图案化线路层，并将该芯片固定于该图案化线路层上，其中该封装胶体具有多个贯孔，且该些贯孔是分别对应于该第一开口的位置；以及多个外部连接端子，分别配置于该些贯孔内，其中该些外部连接端子是电性连接于该图案化线路层；其中较上层的芯片封装体的该些外部连接端子是对应于较下层的芯片封装体的该些第一开口，且较上层的芯片封装体的该些外部连接端子是与较下层的芯片封装体的该图案化线路层电性连接。
10.根据权利要求9所述的堆叠型芯片封装结构，其特征在于更包括一共同承载器，该些芯片封装体堆叠于该共同承载器上，且与该共同承载器电性连接。
全文摘要
本发明是有关于一种不具核心介电层的芯片封装体及其堆叠型芯片封装结构。该不具核心介电层的芯片封装体包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于该第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子分别配置于这些贯孔内，其中这些导电柱是电性连接于图案化线路层。
文档编号H01L25/00GK1933132SQ20051010341
公开日2007年3月21日 申请日期2005年9月15日 优先权日2005年9月15日
发明者潘玉堂, 吴政庭, 周世文, 刘惠平 申请人:南茂科技股份有限公司, 百慕达南茂科技股份有限公司