半导体元件的制作方法

专利名称：半导体元件的制作方法
技术领域：
本发明涉及一种半导体元件，单一个该半导体元件可如同一逻辑元件或一存储器元件运行。本发明更涉及一种多态存储器元件，通过适当的设计，该多态存储器元件可不只具有二进制状态(ON、OFF)。
背景技术：
集成电路与存储器的发展趋势为尺寸愈来愈小而功能愈来愈复杂，因此需要发展技术以克服材料与工艺的物理限制。例如将一层铝蚀刻(etch)或图案化(pattern)在数年前为在集成电路芯片中产生内互连(interconnection)或导体的主要技术。然而，为了降低电阻并且消除意外产生的电容，目前常使用的技术为利用一镶嵌(damascene)过程沉积铜线或接点(connector)。
如今，一集成电路(例如场效应晶体管与电容)的核心或基础半导体元件的尺寸愈来愈小，使得半导体元件通常无法适当地运行。例如，当一元件(如晶体管)的尺寸为纳米等级，该元件必须开始承受不受欢迎的量子效应(quantum effect)，例如通过栅极氧化物的电子穿隧(electron tunneling)、强磁性(excessive magnetic)、以及小间距(spacing)所产生的对应电场。许多典型工艺，例如光刻(lithography)、蚀刻(etching)、沉积(deposition)等，如今也面临其技术瓶颈。其中，晶体管通常为“漏电流状态(leaky)”，例如栅极上的电子电荷经由栅极氧化物流漏、以及电流在源极与漏极之间流动。因此，随着互补式金属氧化物半导体(CMOS)的尺寸持续缩小以及其氧化物愈来愈薄，直接穿隧电流(direct tunneling current)或穿越氧化物的漏电量将导致CMOS所需的备用电源增加至不能承载的等级。
特别举例说明，动态随机存取存储单元(DRAM cells)传统上由晶体管与电容组成。该电容储存电荷，而该晶体管则如同开关运行，用以允许上述储存电荷被写入或读出。为了改善感测或读取根据现行技术所制造出的存储单元的能力，解决方案为增加电容大小。为了维持半导体元件的小尺寸，增加电容的面积与尺寸是不可行的。因此，采用的增加电容大小的技术为，使用堆叠(stack)或沟槽(trench)电容器以及/或使用一高介电常数(high-k)电介质于电容中。
随着传统晶体管的尺寸下降，电容DRAM亦遇到瓶颈。举例说明，增加介电常数、或增加堆栈电容器或沟槽电容器的纵横比值(aspect ratio)以尝试降低电容尺寸的方法，将面临制造上的困难。而降低沟道长度并且/或降低氧化物厚度(以改善存取时间)将产生更大的漏电流，因而降低储存电荷的保留时间(retention time)。
另一种尺寸愈来愈小的元件为闪存单元(flash memory cell)。具有一浮栅(floating gate)的闪存为目前较佳的非易失性存储器(non-volatile memory，NVM)元件。一闪速存储单元通常具有两种状态(用以表示逻辑状态“1”与“0”)，并且通过将电荷(例如，大于一万个电子)注入其浮栅来编程该闪速存储单元。当该浮栅没有净电荷时，该闪速存储单元具有低临界电压(VT)以及高电流。当该浮栅被注入电子(高VT)时，该闪存单元的临界电压升高且具有低电流。
列举传统式浮栅闪存的基本限制，例如有不可缩小的硅/二氧化硅的能障(导致执行编程/擦除运行时需要较高电压)、浮栅至漏极的耦合、以及邻接存储单元的浮栅之间的耦合等。因此，传统式浮栅闪存可微缩至具有约90纳米的特征尺寸(feature size)。
近年来，“纳米晶体(nano-crystal)”式浮栅闪存单元已被使用在此技术领域中，可以将元件微缩至具有小于90纳米的特征尺寸，其中将纳米晶体结合于栅极氧化物中，使用硅纳米晶体以代替连续多晶硅的浮栅。此型态的存储单元具有较长的保存时间、较薄的穿隧氧化层、较低的操作电压、以及快速编程/擦除特征。另外一种形式的闪存使用SONOS(硅、氧化物、氮、氧化物、硅)来制作，其中电荷陷阱(traps)位于氮化物内，用来供电荷储存使用。此种存储单元的优点包括工艺简易、有利于存储单元微缩化、低操作电压、降低邻近电荷储存层之间的耦合、以及减少漏极引起的启动。
使用纳米晶体硅代替浮栅的闪存单元可微缩至45纳米。然而，上述小型“纳米晶体(nano-crystal)”式浮栅闪速存储单元将面对新的限制，其中包括小临界电压位移(编程状态与擦除状态的差值)、及电子参数的变动。电子参数的变动与纳米晶体的尺寸在小于10纳米的范围内的变动有关。SONOS形态的存储单元可以微缩化至小于65纳米，但一些主要问题仍然存在，例如耗时的编程/擦除运行以及电荷保留。耗时的编程/擦除运行与氧化物的能障高度有关。电荷保留时间与电荷储存陷位的弛豫(relaxation)有关，将随着储存电子数目的下降而减少，同时沟道长度也将缩短。
纳米晶体式浮栅元件也已经被用来当作一种单电子存储(single electronmemory)元件使用。作为一单电子存储器元件使用时，通过将储存限制于仅一个小型导电“岛”(conducting“island)”，被称为储存点(storage dot)，通常由硅或锗纳米晶体制作)或一小型氮化物岛(其陷阱结合于一金属氧化物半场效应晶体管(MOSFET)的栅极氧化物中)，可将元件微缩化至非常小的尺寸。然而，以上述方式制造的存储单元可被设计成小尺寸，并且具有足够的敏感度来感测一单电子转移效应。与过去的技术相比，公知的浮栅闪存单元的设计不具单电子感测度(即连续电荷转移)。为了设计具高单电子感测度的存储单元，储存点必须在小型纳米等级(例如小于10纳米)，并且具有足够低的电容以克服因为室温热量而产生的电荷变动，上述室温热量约小于一个单电子能阶。该元件也必须具有一足够小(与储存点的尺寸相比)的沟道宽度，以显著地影响漏极电流相对栅极电压(Id-Vg)的关系。因此，单电子存储单元天生具有微缩化的优势。此外，为了维持单电子感测度，穿隧氧化层(tunnel oxide，位于沟道与储存点之间)以及控制栅氧化层(control gate oxide，位于储存点与控制栅之间)一般近似30埃使得在具有单电子感测度的状态下进行较不费力的穿隧动作，而近似300埃使得具有较小的储存点电容。编程以及/或擦除电压约为15伏特，可与闪存的传统高电压运行相比较。因此，愈厚的控制栅氧化层将使得栅极电压与储存点电位间存在不好的耦合比率(coupling ratio)。因此编程/擦除运行时需要一个相当大的电压。愈薄的沟道氧化层将产生不好的电荷保留(数百分之一秒)。然而，使用氮化硅纳米晶体制作储存点可将保留时间延长至一或两个小时。单电子存储单元可由传统CMOS逻辑工艺外加其它步骤制作而成。为了具有充足的单电子感测度并且克服因为室温热量所产生的电荷变动，单电子存储以及其储存点必须为纳米等级。因此，光刻和工艺的变动将对本技术产生基本限制。愈厚的控制栅氧化层将使得栅极电压与储存点电位间存在一个不好的耦合比率(0.1)。此外，编程/擦除运行时需要一个相当大的电压。因此，目前可用的单电子存储单元并不具有传统闪存的非易失性，并且其编程/擦除的速度也不如DRAM快速。此外，具单电子感测度的存储单元通常具有不好的电流驱动能力，因此在逻辑应用上不如传统CMOS有用。
因此使电路稳定且尺寸小，必须寻求新的半导体元件以及/或工艺技术。
减少制作成本为微缩化存储器元件的一项条件。

发明内容
本发明所提出的实施例通常可以解决上述现有技术中所提到的问题以及部分本领域中所面临的其它问题，同时可以提升本领域的技术，其中，本发明揭示一半导体元件以及其制作方法。该半导体元件包括由一高介电常数(high-k)物质所组成的一高介电常数介电层，用以提供一个或多个单电子或电洞陷阱能阶(trap level)。选择性地控制上述单电子或电洞陷阱能阶的状态，将允许该半导体元件以不同的准位或大小导通电流。因此，通过读取电流的大小即可判断该半导体元件的状态。详细说明，该半导体元件包括一衬底(substrate)，由例如硅、或绝缘体上硅(silicon-over-insulator，SOI)等物质与一主动表面(active surface)所组成；至少两个掺杂区(doped regions)，形成于该主动表面之上，上述掺杂区为源极与漏极；一沟道区(channel region)，定义于上述源极与漏极区域之间；一栅极结构(gate structure)，具有分别约不大于200纳米以及100纳米的一特定宽度以及一特定长度，并且其特征尺寸(feature size)为65纳米。较小的栅极尺寸将允许其特征尺寸为45纳米等级。详细说明，该栅极结构包括一栅极电介质(gate dielectric)，位于该衬底的主动表面上，同时也位于该沟道区之上，其中该栅极电介质由一层氧化硅或一层氮氧化硅所组成，其厚度约小于10埃；一高介电常数电介质位于该栅极电介质之上，由一层高介电常数物质所组成，其介电常数大于7；以及一栅极电极(gate electrode)，位于该高介电常数电介质之上，该栅极电极可被连接至不同的栅极电压以执行读或写的工作。通过高介电常数电介质的单电子或空穴陷能阶或准位(position)的数目，决定栅极电介质上的电荷，并且栅极电介质上的电荷将随着高介电常数电介质的厚度改变。电子或电洞陷阱准位(即电荷)的数目将决定半导体元件的可使用的操作状态的数目。举例说明，厚度约为5埃的高介电常数电介质将具有一个单电子或空穴陷阱能阶或准位，并且将支持二进制或两种状态，例如，开(ON)或关(OFF)。而厚度约为10埃的高介电常数电介质可提供至少两个陷阱准位，以允许三种状态(例如，OFF、第一准位ON、以及第二准位ON)。同样地，厚度约为15埃的高介电常数电介质可提供至少三个陷阱能阶或准位，即该半导体元件将具有四种状态(例如，OFF、第一准位ON、第二准位ON、以及第三准位ON)。
根据本发明另一实施例，将该栅极电介质的厚度约增加至30埃可以大量地降低或消除电子穿隧(electron tunneling)，使得该半导体元件可以如同一非易失性存储(non-volatile memory)或一闪存(flash memory)运行。
使用本发明，使电路稳定且尺寸小，可以减少制作成本。
上述发明内容已经概要地说明本发明的特征以及技术优点，使得接下来将叙述的本发明实施方式更容易被了解。接下来将叙述本发明的其它特征与优点，以组成本发明申请范围的主题。本发明对其技术领域的贡献为本发明所揭示的概念与特殊实施例可以被充分利用，作为调整或设计其它结构或工艺的基础，以达到与本发明相同的目标。在本发明的技术中，上述等效结构不偏离本发明的权利要求范围的精神与范围。


图1揭示根据本发明第一实施例所制作的元件，其中高介电常数电介质捕获一个单电子，以提供一个具有两种状态或二进制的元件；图2说明本发明的第二实施例，其中提供两个电子或空穴陷阱能阶，以产生一具有三种状态的元件；图3提供三个电子或电洞陷阱能阶，以产生一具有四种状态的元件；图4的内容类似图3，除了图4包括一较厚的栅极电介质，使得此元件如同一非易失性存储或一闪存运行；以及图5说明当一MOSFET发生单电子自高介电常数电介质逃脱或反捕获时其漏极电流的变化。
其中，附图标记说明如下10～衬底；12～顶层；14A～N+掺杂区；14B～N+掺杂区；16～沟道区域；18～栅极结构；20～栅极电介质；20A～栅极电介质；22～高介电常数电介质；22A～高介电常数电介质；22B～高介电常数电介质；24～栅极电极；26A～标示电洞陷阱能阶的虚线；26B～标示空穴陷阱能阶的虚线；26C～标示空穴陷阱能阶的虚线；30～栅极电压(Vg)互连；32～漏极电压(VD)互连；34～源极电压互连(VS)；τ1、τ2、τ3～标示单电子自高介电常数电介质逃脱或反捕获。
具体实施例方式
以下详细讨论本发明目前较佳实施例的制作与应用。本发明提供许多可实施的发明概念，可将其实现在广泛的各种特殊状态中。此处所讨论的实施例仅说明制作和使用本发明的特定方法，并不限制本发明的范围。
本发明提供一半导体元件，该半导体元件可以如同一逻辑晶体管(logicaltransistor)或一个二进制存储单元(binary memory cell)运行。当该半导体元件如同二进制存储单元运行时，其具有高电荷保留(retention)特征并且因此具有非常低的更新率(refresh rate)。该半导体元件也可以如同一个多重准位单电子存储单元(multilevel single electron memory cell)、或一存储器运行。当该半导体元件如同一存储器运行时，其具有达到闪存(flash memory)条件的非常长的电荷保留时间。
在以下详细叙述中，本发明提出的半导体元件为一特殊金属氧化物半场效应晶体管(MOSFET)，其栅极结构具有一高介电常数(high-k)电介质，用以捕获多个能阶的多个单电子(或多个单电洞)。该半导体元件被预期可以定义至少10个能阶。此外，因为捕获(trapped)电荷的发射具有数字特性，所以可以清楚地测量电荷发射时间，以辨认电荷脱离或离开(即反捕获，de-trapping)栅极电介质时所采用的物理路径(physical path)。
举例说明，参阅图5，其中显示栅极尺寸的宽长比为W/L＝0.16μm/0.08μm的一高介电常数的n型MOSFET，在连接约为0.7伏特的栅极电压(Vg)100ms时，其电流在时间轴上的变化。电子被栅极电压注入高介电常数电介质中，并且被暂时“捕获(trapped)”在其中。在电子注入后，以0.25至0.55伏特之间的栅极电压(Vg)以及约0.2伏特的漏极电压(VD)测量漏极电流(即图5的沟道电流，以微安培表示)。图5中显示四种不同的电流每隔一段时间以步进方式增加，然后饱和于近似预先充电(pre-charged)准位的一准位。此外，每一个电流对应一单电子自高介电常数电介质逃脱或反捕获，分别以τ1、τ2、τ3标示。其中，每一个电子逃脱或反捕获所需要的时间随着栅极电压(Vg)的上升而增加。
由观察到的较大栅极电压的较长电子发射时间现象，显示主要电子发射路径是朝向硅衬底。三种可能电子反捕获路径包括(1)Frenkel-Poole(F-P)发射路径；(2)SRH(Shockley-Read-Hall，电子或电洞经由陷阱得到或失去能量的过程)形式辅助热穿隧(thermally-assisted-tunneling，TAT)路径，朝向栅极电极发射；(3)朝向硅衬底的辅助热穿隧。因为F-P机制的激活能(activationenergy)必须等于陷阱能量(trap energy)或约1电子伏特，而萃取能量仅0.18电子伏特，所以将F-P反捕获路径排除。因为较大的栅极电压会加速电子朝栅极电极发射而导致较小的发射时间，与观察到的发射时间相反，所以SHR反捕获路径亦被排除。因此，与萃取到的0.18电子伏特激活能量相依的温度证实本实施例的电子发射为朝向衬底的TAT路径。在IEEE于2005年发行的International Reliability Physics Symposium(IRPS)中，题目为“Single-Electron Emission of Traps in HfSiON As High-k Gate Dielectric forMOSFETs”的论文已详细讨论反捕获特征。本发明参考该篇论文的完整内容。
图1说明本发明的第一实施例，其中包括特征尺寸为65纳米等级甚至更小的一MOSFET。本发明被预期可以制造特征尺寸为45纳米等级甚至更小的半导体元件。如图所示，衬底10具有一顶层(top surface)12。衬底10可由一适当的半导体材料(例如绝缘体上硅(SOI))组成，或在一硅本体(bulksilicon)上形成。衬底10包括至少两个掺杂区，例如N+掺杂区14A与14B，用以作为源极、漏极区域。举例说明，源极、漏极区域14A、14B可被利用在一金属氧化物(MOS)半导体结构，其中包括一互补式金属氧化物半导体(CMOS)结构。在本发明中，也可使用金属绝缘硅(metal insulator silicon，MIS)。当使用于一MOS元件的场效应晶体管(FETs)时，掺杂区14A与14B位于沟道区域16的两侧。在顶层12上制造一栅极结构18，该栅极结构18位于沟道区域16之上。如图1的实施例所示，栅极结构18包括一栅极电介质20，其材料如氧化硅或氮氧化硅。在本实施例中，栅极宽度可约为0.2μm，且较佳的栅极宽度约为0.16μm、甚至更小，而栅极长度可约为0.1μm，且较佳的栅极长度约为0.08μm、甚至更小。栅极电介质20的厚度约为10埃等级、甚至更小，但在以下即将讨论的内容中，针对半导体元件的不同应用状态，栅极电介质20可具有其它的厚度。根据本发明，栅极结构18除了具有栅极电介质20，还包括一高介电常数电介质22，其特定厚度约小于50埃并且位于栅极电介质20之上。如图1所示，栅极电极24通常由一多晶硅(polysilicon)物质掺杂而成并且位于高介电常数电介质22之上。在本实施例中，栅极电极24的多晶硅物质可掺杂如硼的n型掺质(n-dopant)。选择介电常数约大于7的＝适当物质来制造高介电常数电介质22，例如铪基(hafnium based)、或铝基(aluminum based)物质。举例说明，合适的铪基物质包括氮氧硅铪(HfSiON)，适当的铝基物质包括AlO2、HfAlON、HfAlSiON。
为了确保虚线26a上至少存在一个单电子(或单电洞)陷阱能阶、或准位，高介电常数电介质22的厚度必须至少约为3埃并且不大于10埃。较常用的高介电常数电介质的厚度必须约为5埃。如此一来，该半导体元件将为一个二进制或二位元件，其中“0”状态表示陷阱准位中没有电荷，“1”状态表示陷阱准位中有一个电荷。然而在以下讨论中，若该半导体元件提供两个电荷能阶加上一个“0”准位(即3位)，该高介电常数电介质的厚度必须至少约为6埃并且不大于20埃，其中较佳的值约为10埃。若该半导体元件提供三个电荷能阶加上一个“0”准位(即4位)，该高介电常数电介质的厚度必须至少约为9埃并且不大于30埃，其中较佳的值约为15埃。在以下即将讨论的内容中，本发明的半导体元件可针对不同的运行方式做不同的设计，其运行方式包括多态存储以及逻辑元件。此外，为了充分利用单电子陷阱准位，高介电常数介电层中可包括多个纳米晶体(naro-crystal)。
根据本发明一实施例，一半导体元件可被设计成一逻辑晶体管或场效应晶体管，其沟道宽度与长度非常小。同样的半导体元件亦可如同一存储单元(memory cell)运行。栅极氧化物必须使用高介电常数电介质，以降低特征尺寸为45纳米、或更小时产生的栅极漏电流。高介电常数电介质也提供多个电子陷阱，以供存储单元的电荷储存使用。然而，不论是晶体管具有较薄或较厚的栅极氧化物，均可以当作存储单元使用。以下说明中讨论的晶体管具有HfSiON栅极氧化物，并且具有16埃的等效氧化层厚度(EOT)。该半导体元件在作为一存储器元件运行时，其操作电压与作为一逻辑电路运行时不同。
为了维持一逻辑晶体管对于感测单电子效应(single electron effect)的敏感度，该逻辑晶体管的沟道宽度和长度必须很小(例如在纳米等级)。如以上叙述，针对特征尺寸为65纳米且栅极宽长比(W/L)为0.18μm/0.08μm的一晶体管进行单电子效应的测试，其结果显示，特征尺寸为45纳米、甚至更小的晶体管，对于感测单电子效应具有较大敏感度。因此，较大尺寸晶体管的漏极电流的单电子效应较弱。再者，高介电常数栅极物质(例如HfSiON)应该以电子陷阱的最小可及密度制作，以达成多位储存(multibit storage)，最新的原子层沉积技术(atomic-layer-deposition，ALD)已可用在商业上。高介电常数电介质提供一个大耦合电容(位于栅极和上述陷阱间)，并且在捕获电子朝晶体管栅极移动时提供一更长的穿隧距离。上述为以低电压操作存储器运行的一项优势。大耦合电容提供足够的栅极控制来控制陷阱电位，以利于逻辑晶体管所需的良好电子迁移率(mobility)，而且对于低电压运行(例如栅极电压为1.2伏特，且耦合常数约为0.7)也很重要。以上技术特征将导致10埃厚的底氧化物(bottom oxide)具有显著的穿隧电流并且0.9伏特电压横越其中。因此，大部分的捕获电子靠近高介电常数电介质与底氧化物的界面存在。高介电常数物质自捕获电子至栅极的物理距离或厚度比其至沟道的物理距离或厚度长，有助于电荷保留。如以上讨论，漏电荷的主要路径将为穿越底氧化物，因此正相栅极偏压可以显著地改善电荷保留(至数分钟)。因此，存储器应用的所有最佳化设计的目的与逻辑晶体管的所有最佳化设计的目标可相比较。其共同目的是彻底使用逻辑与存储器技术。
根据另一实施例，通过单电子效应的使用，逻辑晶体管如同一多级或单位晶体管动态随机存取存储(DRAM)运行。本实施例使用低电压，使得在晶体管的漏极电流产生一较慢的单电子“反捕获”或发射效应。进一步说明之，如以上讨论，在测试中，每一个电子反捕获将使得晶体管的漏极电流产生一个步进增量。更详细说明，如上述讨论，通过测量晶体管的漏极电流可判断该晶体管的多重状态或位。因此，以下将更详细讨论，将多重准位写入一半导体元件仅需要将栅极电压偏压或设定在不同准位，由此决定高介电常数电介质的电子陷阱准位的数目。
电荷保留可通过两种技术改善。第一个技术乃基于“穿隧机率配衡(counter balanced tunneling probability)”。尤其，通过供给一正相栅极电压(例如Vg＝0.55伏特，且VD＝0伏特)，可使得更新时间(refresh time)增加至1秒。动态地配横捕获电子朝向衬底或栅极的穿遂机率，以达到良好的电荷保留。第二个技术则基于“穿隧消除”，其方法为连接0伏特栅极电压以使得沟道空乏。因此，捕获电子朝向栅极的穿隧，由于较低的栅极电压而产生较低的穿隧机率，并且由于带隙(band-gape)中没有可供穿隧使用的状态，捕获电子朝向沟道或栅极的穿隧减少。当然，上述现象将导致该半导体元件具有良好的电荷保留。
可以用以下方法将多位运行转换为单位(即二进制)运行写入多于一个的陷阱能阶；然后量测陷阱能阶之间多于一个的电子转移，视同一单次读取。上述动作将提供更长的检测边限(margin of detection)。
根据本发明另一实施例，本发明的一半导体元件可以如同一非易失性存储单元(non-volatile memory cell)运行。其中晶体管的保留时间随着底氧化物愈厚(例如2.5伏特操作时为25埃)显著地成长。权衡方法为使得电栅晶体管(switch transistor)具有较大的单位尺寸，其中大单位尺寸还导致较弱的单电子效应和编程和擦除时的较高的操作电压。虽然其单电子效应较弱，利用多于一个的电子准位来增加漏极电流以得到较大的检测区域，仍可操作晶体管。
如前述讨论，将半导体元件尺寸降低或微缩化是所有半导体元件设计的重要议题。本发明有利于降低半导体元件的尺寸。例如，参阅图1，一具有特征尺寸65纳米的半导体元件的栅极结构18的宽度约不大于200纳米(最好约160纳米)，并且其长度约不大于100纳米(最好约80纳米)。较佳设计为栅极结构的长度约小于45纳米并且栅极结构的宽度约小于100纳米。
参阅图2，其中说明本发明另一实施例，其设计与图1大致相同，不同点在于图2的高介电常数电介质22A相当厚，可提供第一以及第二电子或电洞陷阱能阶或准位，分别由虚线26A以及26B标示。若需要两个电荷陷阱能阶(即两个电子或电荷陷阱能阶)，则高介电常数电介质22A的厚度必须约不小于10埃。因为图1与图2的实施例相似，故两图所使用的符号大致相同，除了第二图的高介电常数电介质22A以及其中增加的第二电荷陷阱能阶26A。其中，如同前述讨论，图2的高介常数电介质中亦包括多个纳米晶体。
同样地，图3说明一实施例，其中内容与图2的实施例大致相同，本实施例提供一第一、一第二、以及一第三电荷陷阱能阶，分别以虚线26A、26B、以及26C表示。图3的符号标示也大致与图1相同，除了图3的高介电常数电介质22B以及其中增加的电荷陷阱能阶26B与26C。为了提供三个电子或电洞陷阱能阶，图3的实施例的高介电常数电介质的厚度约为15埃，并且亦可包括多个纳米晶体。
综合观察图1、图2、以及图3，各半导体元件中皆具有典型的电路互连。具体说明之，电路互连包括连接至栅极电极24的一栅极电压(Vg)互连30、一漏极电压(VD)互连32、以及通常接地的一源极电压互连(VS)34。如前述讨论，本发明的半导体元件可以数种不同的方式运行。例如，图中所示的半导体元件可如同一基本逻辑元件运行，例如一FET。另外，根据电洞陷阱或电子陷阱准位的数目(即一个、两个、或三个电荷能阶)，该半导体元件可如同一动态随机存取存储单元运行，并且具有一低更新周期以及多重储存状态，例如通过指定四种不同的栅极电压(Vg)写入半导体元件，可以表示四种储存状态。例如，将漏极电压(VD)互连32连接至0伏特，同时第一写入电压亦设为0伏特(即Vg为0伏特)，其能量将不能到达第一电子或电荷能阶，所以该半导体元件被写入“0-0”；一第二写入电压(Vg＝0.5伏特)将到达第一电荷能阶，且”0-1”被写入该半导体；一第三写入电压(Vg＝0.6伏特)将到达第一以及第二电荷能阶，且“1-0”被写入该半导体；一第四写入电压(Vg＝0.7伏特)将到达第一、第二、以及第三电荷能阶，且“1-1”被写入该半导体。依照写入电压以及电荷能阶的不同，在读取过程中通过半导体元件的电流大小也会不同。举例说明，为了读取一半导体元件，设定其栅极电压(Vg)为0.3伏特且漏极电压约为0.2伏特。因此该半导体元件被启动，而在源极与漏极间的非破坏性电流的大小可在约1微秒内被读取，该非破坏性电流的大小同样地被栅极电压所控制，上述栅极电压被用来写入半导体元件。尽管该半导体元件在作为一DRAM型态元件运行时有点慢，其能量仍相当足够(即极低能量使用)，该半导体元件以一非常低的电压运行，可以容许更新周期之间存在一非常长的周期(约1秒)，并且可以被微缩化至非常小的尺寸。另外，通过使用更多电子能阶或电洞准位来表示一“0”、或一“1”位，半导体元件可被当作单一个二进制制元件运行。举例说明，为了在此模式下运行，使用一“0”伏特与一最大栅极电压(0.7伏特)来表示一个二进制元件的“0”、或“1”位。如前述讨论，该半导体元件有点慢，但仍为一有效(极低能量使用)元件，其中使用低源极、漏极、以与栅极电压，允许更新之间的较长周期，并且可微缩至非常小的尺寸。
图4说明本发明另一实施例，其内容与图3的内容类似，除了栅极电介质20A的厚度增加到约30埃(栅极电介质20A等于或大于20埃)。厚达30埃的栅极电介质20A将使得电子穿隧显著地降低。本实施例将产生一优良的保留时间，使得该半导体元件可以如同一非易失性输入/输出(I/O)晶体管运行。
虽然本发明的内容与优点已经被详细说明如上，但在不脱离本发明的精神范围内，当可作些许更动修改及等效的变化替换，其专利保护范围当视所附权利要求范围及其等同领域而定。
本发明已揭示较佳实施例如上，仅用于帮助了解本发明的实施，并非用来限定本发明的半导体元件应用于某一特定实施例、或限定本发明的方法与步骤于本说明书所提及的范围。本发明所揭示内容将在其领域中被充分利用，其中无论是目前已经存在或即将被发展，凡是与此处所描述的对应实施例基本上执行同样运行或产生同样结果的半导体元件、方法、或步骤，均可根据本发明的内容被使用。
权利要求
1.一种半导体元件，具有至少两种可控制状态，其中该半导体元件包括衬底，具有主动表面；至少两个掺杂区，形成于该主动表面之中；沟道区，定义于上述至少两个掺杂区之间；以及栅极结构，具有一特定宽度以及一特定长度，其中该栅极结构包括栅极电介质，具有一特定厚度，并且位于该衬底的主动表面上，同时也位于该沟道区之上；高介电常数电介质，位于该栅极电介质之上，并且具有一特定厚度以提供至少一个电子或空穴陷阱能阶；以及栅极电极，位于该高介电常数电介质之上。
2.如权利要求1所述的半导体元件，其中该高介电常数电介质的特定厚度被设计来提供一个电子或电洞陷阱能阶，其中该高介电常数电介质的特定厚度约小于10埃。
3.如权利要求1所述的半导体元件，其中该高介电常数电介质的特定厚度被设计来提供两个电子或电洞陷阱能阶，其中该高介电常数电介质的特定厚度约小于20埃。
4.如权利要求1所述的半导体元件，其中该高介电常数电介质的特定厚度被设计来提供三个电子或电洞陷阱能阶，其中该高介电常数电介质的特定厚度约小于30埃。
5.如权利要求1所述的半导体元件，其中该栅极结构的特定宽度不大于约200纳米，并且该栅极结构的特定长度不大于约100纳米。
6.如权利要求5所述的半导体元件，其中上述栅极结构的长度约小于45纳米。
7.如权利要求1所述的半导体元件，其中该高介电常数电介质的介电常数大于7。
8.如权利要求1所述的半导体元件，其中该高介电常数电介质的特定厚度小于50埃。
9.如权利要求1所述的半导体元件，其中该高介电常数电介质由一物质组成，该物质选自一铪基物质与一铝基物质所组成的群组中。
10.如权利要求1所述的半导体元件，其中该高介电常数电介质包括多个纳米晶体结构。
11.如权利要求9所述的半导体元件，其中该铪基物质为含硅酸铪的氮。
12.如权利要求1所述的半导体元件，其中该栅极电介质为一层氧化硅，其厚度约等于或小于10埃。
13.如权利要求1所述的半导体元件，其中该栅极电介质为一层氮氧化硅，其厚度约等于或小于10埃。
14.如权利要求1所述的半导体元件，其中该栅极电介质为一层氧化硅，其厚度约等于或大于30埃，使得该半导体元件如同一非易失性存储器元件运作。
15.如权利要求1所述的半导体元件，其中该半导体元件如同一存储单元运作，其更新时间约小于1秒。
16.如权利要求1所述的半导体元件，其中将该栅极电极电性连接至一第一电压或一第二电压，将分别使该半导体元件如同一逻辑元件或一存储器元件运作。
17.如权利要求1所述的半导体元件，其中该半导体元件为一金属绝缘硅元件。
全文摘要
一半导体元件，可如同一个二进制存储器元件或一多态存储器元件运行。也可如同一非易失性元件运行。半导体元件包括衬底，具有主动表面；至少两个掺杂区，形成于主动表面之中；沟道区，定义于上述至少两个掺杂区之间；以及栅极结构，具有一特定宽度以及一特定长度，其中该栅极结构包括栅极电介质，高介电常数电介质，以及位于该高介电常数电介质之上的栅极电极。该半导体元件基本上由一金属氧化物半导体场效应晶体管组成，在栅极电介质与栅极电极间更包括一层高介电常数电介质，用以提供一、二、或三个电荷陷阱准位，以产生“0”伏特以外的三个不同电压，以二进制写入晶体管。
文档编号H01L27/115GK1941415SQ20061012886
公开日2007年4月4日 申请日期2006年8月31日 优先权日2005年9月1日
发明者王志豪, 蔡庆威, 詹前泰, 季明华, 汪大晖 申请人:台湾积体电路制造股份有限公司