专利名称：具有相对于鳍以一角度延伸的控制栅极的非易失存储器的制作方法
技术领域：
本发明涉及一种非易失存储器，更特别地，本发明涉及具有鳍形沟道区域的非易失存储器及其制备方法。
背景技术：
理想地，半导体产品具有小的体积并且可以处理大量的数据。因此，已经开发了增加在这样的半导体产品中使用的非易失存储器的操作速度和集成度的方法。例如，鳍场效应晶体管(fin-FET)可以用于增加它们的操作速度，而且它们的鳍的宽度可以减小以进一步增加集成度。而且，希望使用绝缘体上硅(SOI)衬底的fin-FET进一步改善短沟道效应。
例如，David M.Fried等人的美国专利No.6,664,582公开了一种fin-FET和鳍存储单元。又例如，Bin Yu等人的美国专利No.6,876,042公开了一种使用SOI衬底的fin-FET。
但是，SOI衬底非常昂贵。因此，已经尝试使用体半导体衬底形成具有类似于SOI衬底的特性的fin-FET或鳍存储器单元。即使在这种情形，进一步增加了半导体器件的集成度。因此，鳍之间的距离变得比以前更小。因此，在相邻鳍之间可能出现操作干扰。
图1是图示了通常的非易失存储器在编程和擦除操作之间于成对的相邻位线之间的干扰的图。位线的擦除状态表示为“0”，位线的编程状态表示为“ 1”，擦除操作的图线表示为“E”，编程操作的图线表示为“P”。
参考图1，位线的状态可以影响另一位线的擦除操作的图E00和E10。换言之，如果位线在擦除状态E10而不是在擦除状态E00，那么对于另一位线的擦除操作的阈值电压增加了大约0.55V。但是，位线的擦除状态和编程状态不会强烈地影响编程操作中的另一位线的编程操作的图P01和P11在这样的擦除操作中出现干扰是因为相邻存储节点层的电荷由于相邻位线邻近而影响了沟道区域的电势。因此，由于位线之间的绝缘层的介电常数高，因此这样的干扰可能进一步增加。因此，位线之间的擦除操作的干扰限制了位线之间的距离的减小，因此限制了非易失存储器的集成度的增加。
发明内容
本发明提供了一种非易失存储器，其可以高度集成并减小了擦除操作的干扰。
根据本发明的一个方面，提供了一种非易失存储器，其包括半导体衬底，包括体和从体向上突出并彼此分开的成对的鳍；控制栅极，覆盖成对的鳍的至少部分外侧表面并相对于成对的鳍以一角度延伸跨过鳍的顶部；成对的栅极绝缘层，夹置在控制栅极和成对的鳍之间；成对的存储节点层，夹置在成对的栅极绝缘层和至少部分控制栅极之间。
该非易失存储器还包括埋入绝缘层，填充成对的鳍之间的空间，其中控制栅极延伸跨过埋入绝缘层。
该非易失存储器还包括器件隔离层，夹置在控制栅极和体之间，以覆盖成对的鳍的部分外侧表面，除被控制栅极覆盖的部分该外侧表面之外，该外侧表面是成对的鳍没有面对埋入绝缘层的表面。。
根据本发明的另一个方面，提供了一种非易失存储器，其包括半导体衬底，包括体和从体向上突出并彼此分开的多个成对的鳍；多个控制栅极，覆盖多个成对的鳍的至少部分外侧表面并以“之”字方式延伸跨过多个成对的鳍的顶部；多个成对的栅极绝缘层，夹置在多个控制栅极和多个成对的鳍之间；多个成对的存储节点层，夹置在多个成对的栅极绝缘层和多个控制栅极之间。
多个控制栅极包括相对于多个成对的鳍成一角度延伸的第一部分和垂直于多个成对的鳍的第二部分，其中第一部分和第二部分交替布置。
通过参考附图详细地描述本发明的示范性实施例，本发明的上述和其它特征和优点将变得更加清楚，在附图中图1是图示了通常的非易失存储器在编程和擦除操作之间于成对的相邻位线之间的干扰的图。
图2是根据本发明的实施例的非易失存储器的立体图。
图3是沿图2的线III-III’截取的横截面图。
图4是沿图2的IV-IV’截取的横截面图。
图5是根据本发明另一个实施例的非易失存储器的平面图。
具体实施例方式
下面将参考附图对本发明详细地说明，在附图中示出了本发明的示范性实施例。但是，本发明可以以多种形式实现而不应该解释为这里所阐述的实施例；而且这些实施例被提供来使得本说明书全面而完整，并对本发明的普通技术人员完全地传达本发明的构思。在附图中，为了清楚起见，夸大了层和区域的厚度。
图2是根据本发明的实施例的非易失存储器100的立体图。图3是沿图2的线III-III’截取的横截面图，图4是沿图2的IV-IV’截取的横截面图。例如，根据本实施例的非易失存储器100可以是闪存或半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器。
参考图2到图4，非易失存储器100包括半导体衬底110，成对的栅绝缘层125a和125b、成对的存储节点层130a和130b、控制电极140。或者，非易失存储器100还可以包括埋入绝缘层115和器件隔离层120。现在将更加详细地说明非易失存储器100的结构。
非易失存储器100包括体102和成对的鳍105a和105b。鳍105a和105b从体102向上突出并彼此面对地彼此分开。例如，例如硅晶片、锗晶片或锗-硅晶片的半导体晶片可以蚀刻来形成半导体衬底110。换言之，鳍105a和105b可以用和形成体102的材料相同的材料形成。但是，根据本发明的另一个实施例，鳍105a和105b可以形成为体102上的外延层。
埋入绝缘层115填充鳍105a和105b之间的空间。例如，埋入绝缘层115可以填充鳍105a和105b的内表面和体102之间的空间。例如，绝缘层可以填在该空间中，然后被平面化以形成埋入绝缘层115，从而填充鳍105a和105b之间的空间。埋入绝缘层115可以包括氧化层或氮化层。
根据本发明的实施例，埋入绝缘层115可以物理上仅连接鳍105a和105b的内表面的上侧部分。在这种情形，在埋入绝缘层115和体102之间可以确定空穴，即空的空间(未示出)。
控制栅极140可以覆盖鳍105a和105b的外表面的至少部分，并且以一角度延伸跨过鳍105a和105b的顶部。鳍105a和105b的外表面指的是与形成部分的埋入绝缘层115的鳍105a和105b的内表面相对的表面。换言之，设置在鳍105a和105b上的部分控制栅极140与鳍105a和105b成一角度，即不与鳍105a和105b相垂直。控制栅极140和鳍105a和105b之间的角度可以大于0度且小于90度，优选地为了对称为45度。
在埋入绝缘层115上的部分控制栅极140可以延伸跨过埋入绝缘层115的上表面。设置在鳍105a和105b的外表面上的部分控制栅极140可以覆盖鳍105a和105b的外表面的上部。设置在鳍105a和105b的外表面之外的部分控制栅极140可以垂直于鳍105a和105b。但是，根据本发明的实施例，设置在鳍105a和105b的外表面之外的部分控制栅极140也可以与鳍105a和105b成一角度，即不垂直于鳍105a和105b。
例如，可以形成导电层并将其相对于鳍105a和105b以一角度构图来形成控制栅极140。控制栅极140可以包括多晶硅层、金属层和金属硅化物层中至少之一。
器件隔离层120覆盖鳍105a和105b的外表面的下部分。器件隔离层120可以将体102从控制栅极140隔开。例如，可以在体102上形成并回蚀刻绝缘层来形成器件隔离层120，从而覆盖鳍105a和105b的外表面的下部分。器件隔离层120可以包括氧化物层或氮化物层。
栅绝缘层125a和125b可以夹置在控制栅极140和鳍105a和105b之间。例如，栅绝缘层125a和125b可以覆盖未被器件隔离层120覆盖的鳍105a和105b的外表面。而且，鳍105a和105b的外表面还可以形成在鳍105a和105b的顶部分。
栅绝缘层125a和125b可以是电荷的隧穿路径，因此可以被称为隧穿绝缘层。例如，栅绝缘层125a和125b可以包括氧化物层、氮化物层和高介电层中至少之一。栅绝缘层125a和125b可以使用热氧化法或化学气相沉积(CVD)方法来形成。
存储节点层130a和130b可以夹置在栅绝缘层125a和125b和控制栅极140之间。例如，存储节点层130a和130b可以通过覆盖在鳍105a和105b的外表面上的部分栅绝缘层125a和125b形成。存储节点层130a和130b可以用作存储电荷的存储层。例如，使用材料层沉积和各向异性蚀刻，存储节点层130a和130b可以形成为鳍105a和105b的侧壁间隔物。
例如，存储节点层130a和130b可以包括多晶硅、硅锗、硅点、金属点、硅纳米晶体、金属纳米晶体和氮化硅中至少之一。如果存储节点层130a和130b包括多晶硅或硅锗，则存储节点层130a和130b可以用作闪存器件的浮置层。如果存储节点层130a和130b包括硅点、金属点、硅纳米晶体、金属纳米晶体或氮化硅，则存储节点层130a和130b可以用作SONOS存储器的陷入层。
在控制栅极140的两侧上的部分鳍105a和105b中可以形成杂质区域150。杂质区域150可以包括源极区域和漏极区域。杂质区域150具有与体102或鳍105a和105b的二极管结。例如，如果杂质区域150掺杂有n型杂质，则鳍105a和105b或体102可以掺杂有p型杂质。如果杂质区域150掺杂有p型杂质，则鳍105a和105b或体102可以掺杂有n型杂质。
非易失存储器100还可以包括形成在控制栅极140和存储节点层130a和1 30b之间的阻挡绝缘层(未示出)。具体而言，如果存储节点层130a和130b由比如多晶硅或硅锗的导电材料形成，则可需要阻挡绝缘层。例如，阻挡绝缘层可以包括氧化物层、氮化物层或高介电层。
现在将说明根据本发明的非易失存储器100的操作。
在非易失存储器100中，鳍105a和105b可以用作位线，控制栅极140可以用作字线。在控制栅极140下的鳍105a和105b的表面附近形成了沟道区域(未示出)。因此，例如编程电压或擦除电压的操作电压可以施加到控制栅极140以将电荷注入到存储节点层130a和130b或去除注入的电荷。
如果在鳍105a和105b的宽度方向察看非易失存储器100，则该非易失存储器100具有其中设置了埋入绝缘层115、鳍105a和105b之一和控制栅极140的结构。换言之，如果在鳍105a和105b的宽度方向察看非易失存储器100，则该非易失存储器100具有与SOI类似的结构。
因此，在杂质区域150附近的部分鳍105a和105b形成的耗尽区可以被高度限制。具体地，随着鳍105a和105b变薄，耗尽区可以被进一步限制。更具体而言，耗尽区可以更好地在宽度方向被限制到鳍105a和105b的外部范围，但是可以仅沿着鳍105a和105b的高度方向形成。但是，如果鳍105a和105b薄，则沿着鳍105a和105b的高度方向形成的耗尽区可以被显著地减小。
因此，该非易失存储器100可以抑制短沟道效应，并且显著地减小通常的SOI结构中的漏电流。另外，非易失存储器100可以将偏压施加到体102以调节不同于通常的SOI结构的阈值电压。
而且，相对于鳍105a和105b以一角度设置的控制栅极140允许相邻位线之间的距离(即，形成在鳍105a和105b中的沟道区域(未示出))比传统的正交结构中的要大。因此，相邻控制栅极140形成的存储节点层130a和130b之间的距离变大。换言之，从第一存储节点层130a到第二鳍105b的沟道区域的距离，或者第二存储节点层130b到第一鳍105a的沟道区域的距离变大。换言之，在相邻沟道区域中的存储节点层130a和130b中存储的电荷的势能的影响可以被减小。
因此，由于减小了相邻位线之间的电势的影响，在相邻位线的操作期间可以减小干扰。具体而言，在参考图1所示的擦除操作期间出现的干扰可以被显著减小。因此，如果位线即鳍105a和105b彼此相邻，则可以显著地提高非易失存储器100的操作的可靠性。因此，鳍105a和105b可以彼此相邻设置并保持高的操作可靠性，从而显著地提高非易失存储器100的集成度。
图5是根据本发明另一个实施例的非易失存储器200的平面图。例如，如图4所示的非易失存储器彼此连接为NAND型以构成非易失存储器200。在图5中，非易失存储器200的重复单元结构C用虚线标注。用虚线标注的重复单元结构C可以对应于非易失存储器100。因此，非易失存储器200可以被认为是非易失存储器100的重复结构。在两个实施例中，将省略重复部分的说明，类似的参考标号表示相同的元件。
参考图5，半导体衬底包括多对鳍105a和105b。成对的鳍105a和105b的结构可以为如图2到图4所示的。换言之，多对鳍105a和105b从半导体衬底110的体102突出，并且彼此相对地彼此分开，如图2到图4所示。
多个控制栅极140以“之”字方式延伸跨过多对鳍105a和105b的顶部，并且覆盖多对鳍105a和105b中每个的至少部分外表面。如图2到图4所示，部分控制栅极140可以覆盖多对鳍105a和105b的外表面的上部。多个控制栅极140以“之”字方式延伸意味着该多个控制栅极140在多个方向上延伸而不会彼此相交，每个控制栅极140包括左倾斜部分和右倾斜部分。但是，每个控制栅极140还包括设置在连续的左倾斜部分和右倾斜部分之间的直线部分。换言之，多个控制栅极140具有这样的结构，其中重复左倾斜部分、直线部分、右倾斜部分和直线部分。但是，在多个控制栅极140的结构中，左倾斜部分和右倾斜部分与鳍105a和105b相交叉，并且重复左倾斜部分、直线部分、右倾斜部分和直线部分。
更具体而言，控制栅极140可以包括这样的结构，其中交替布置相对于鳍105a和105b以一角度延伸的第一部分140a和垂直于鳍105a和105b延伸的第二部分140b。第一部分140a可以延伸跨过鳍105a和105b。换言之，第一部分140a可以以一角度延伸跨过鳍105a和105b和埋入绝缘层115。
例如，第一部分140a和鳍105a和105b之间的锐角θ可以大于0度并小于90度，优选地为了对称为45度。但是，第一部分140a不需要为如图5所示为直的。第二部分140b可以是设置在器件隔离层120(如图2所示)上的部分以覆盖鳍105a和105b的外表面和/或与鳍105a和105b垂直。
但是，在本发明中，“之”字方向不限于如图5所示的例子。换言之，左倾斜部分和右倾斜部分可以交替布置而无需直线部分。例如，第一部分140a可以向第二部分140b的中心倾斜。又例如，第二部分140b和第一部分140a可以在不同于所示出的点处彼此交叉。
多对栅极绝缘层(未示出)可以夹置在多个控制栅极140和多对鳍105a和105b之间。多对存储节点层可以夹置在多对栅极绝缘层和多个控制栅极140的至少部分之间。在单位单元C中的栅极绝缘层和存储节点层的结构和位置可以参考图2到图4所示。
图5所示的鳍105a和105b和控制栅极140的数量是示范性的。本发明不限于该数量。而且，非易失存储器200还可以包括选择栅极(未示出)，在用作位线的鳍105a和105b的边缘附近形成选择晶体管结构。选择栅极可以与控制栅极相似具有“之”字结构，但是还可以具有线性结构，而不限于该结构。
在非易失存储器200中，位线即鳍105a和105b的长度比传统存储器的位线要长一个控制栅极140的宽度，即大约1F。因此，控制栅极140的面积的增加以及位线长度的增加可以远小于控制栅极140的面积的减小和位线间距的减小。因此，非易失存储器200可以具有高的集成度。
虽然已经参考本发明的示范性实施例附图具体地示出和说明了本发明，但是本领域的普通技术人员应该理解可以进行各种形式和细节的变化而不脱离权利要求所确定的本发明的精神和范围。
权利要求
1.一种非易失存储器，包括半导体衬底，包括体和从所述体向上突出并彼此分开的成对的鳍；控制栅极，覆盖所述成对的鳍的至少部分外侧表面并相对于所述成对的鳍以一角度延伸跨过所述鳍的顶部；成对的栅极绝缘层，夹置在所述控制栅极和所述成对的鳍之间；以及成对的存储节点层，夹置在所述成对的栅极绝缘层和至少部分所述控制栅极之间。
2.根据权利要求1的非易失存储器，还包括埋入绝缘层，填充所述成对的鳍之间的空间，其中所述控制栅极延伸跨过所述埋入绝缘层。
3.根据权利要求2的非易失存储器，还包括器件隔离层，夹置在所述控制栅极和所述体之间，以覆盖所述成对的鳍的部分外侧表面，除被所述控制栅极覆盖的部分所述外侧表面之外，所述外侧表面是所述成对的鳍没有面对所述埋入绝缘层的表面。
4.根据权利要求2的非易失存储器，其中所述成对的栅极绝缘层覆盖所述成对的鳍的部分外侧表面，所述外侧表面是所述成对的鳍没有面对所述埋入绝缘层的表面。
5.根据权利要求4的非易失存储器，其中所述成对的栅极绝缘层形成来覆盖所述成对的鳍的顶部。
6.根据权利要求2的非易失存储器，其中所述成对的存储节点层覆盖了覆盖所述成对的鳍的部分外侧表面的所述成对的栅极绝缘层的部分。
7.根据权利要求1的非易失存储器，还包括杂质区域，形成在所述控制栅极两侧上的所述成对的鳍中。
8.根据权利要求1的非易失存储器，其中延伸跨过所述成对的鳍的部分所述栅极控制电极相对于所述成对的鳍成45度角延伸。
9.根据权利要求1的非易失存储器，其中体半导体晶片被蚀刻来形成所述半导体衬底。
10.一种非易失存储器，包括半导体衬底，包括体和从所述体向上突出并彼此分开的多个成对的鳍；多个控制栅极，覆盖所述多个成对的鳍的至少部分外侧表面并以“之”字方式延伸跨过所述多个成对的鳍的顶部；多个成对的栅极绝缘层，夹置在所述多个控制栅极和所述多个成对的鳍之间；以及多个成对的存储节点层，夹置在所述多个成对的栅极绝缘层和所述多个控制栅极之间。
11.根据权利要求10的非易失存储器，还包括多个埋入绝缘层，填充所述多个成对的鳍之间的空间，其中所述多个控制栅极延伸跨过所述埋入绝缘层。
12.根据权利要求11的非易失存储器，还包括器件隔离层，夹置在所述多个控制栅极和所述体之间，以覆盖所述多个成对的鳍的部分外侧表面，除被所述多个控制栅极覆盖的部分所述外侧表面之外，所述外侧表面是所述成对的鳍没有面对填充在其中的所述埋入绝缘层的表面。
13.根据权利要求11的非易失存储器，其中所述多个成对的栅极绝缘层覆盖所述多个成对的鳍的部分外侧表面，所述外侧表面是所述成对的鳍没有面对填充在其中的所述埋入绝缘层的表面。
14.根据权利要求13的非易失存储器，其中所述多个成对的栅极绝缘层形成来覆盖所述多个成对的鳍的顶部。
15.根据权利要求11的非易失存储器，其中所述多个成对的存储节点层覆盖了覆盖所述多个成对的鳍的部分外侧表面的所述多个成对的栅极绝缘层的部分。
16.根据权利要求10的非易失存储器，还包括杂质区域，形成在所述多个控制栅极两侧上的所述多个成对的鳍中。
17.根据权利要求10的非易失存储器，其中体半导体晶片被蚀刻来形成所述半导体衬底。
18.根据权利要求10的非易失存储器，其中所述多个控制栅极包括相对于所述多个成对的鳍成以一角度延伸的第一部分和垂直于所述多个成对的鳍的第二部分，其中所述第一部分和第二部分交替布置。
19.根据权利要求18的非易失存储器，其中所述多个控制栅极的第一部分延伸跨过所述多个成对的鳍。
20.根据权利要求19的非易失存储器，其中所述多个控制栅极的第一部分相对于所述多个成对的鳍成45度角延伸。
全文摘要
根据本发明的一个方面，提供了一种非易失存储器，其包括半导体衬底，包括体和从体向上突出并彼此分开的成对的鳍；控制栅极，覆盖成对的鳍的至少部分外侧表面并相对于成对的鳍以一角度延伸跨过鳍的顶部；成对的栅极绝缘层，夹置在控制栅极和成对的鳍之间；成对的存储节点层，夹置在成对的栅极绝缘层和至少部分控制栅极之间。
文档编号H01L27/115GK101086994SQ200610165948
公开日2007年12月12日 申请日期2006年12月11日 优先权日2006年6月9日
发明者金元柱, 朴允童, 李政勋 申请人:三星电子株式会社