专利名称：半导体元件的制作方法
技术领域：
本发明涉及具有绝缘栅构造的绝缘栅型半导体元件。
背景技术：
以往的绝缘栅型双极晶体管(Insulated Gate Bipolar Transistor以下称IGBT)具有场效应晶体管的高输入阻抗、以及双极晶体管的高电流驱动能力，尤其适用于功率开关元件。
在这种半导体元件中，为了防止因热失控而破坏半导体元件等，需要提高散热性。为此，通过钎料等将半导体元件固定到兼用作散热片的支撑片(热沉)上。半导体元件产生的热量，经由半导体元件表面及钎料等，从散热片向外部排出。
然而，尤其对功率半导体元件而言，为了增大电流容量，在一个半导体基片上，以带状或岛状形成了多个半导体动作区。其结果是，半导体元件的中心部会受到半导体元件周边部所产生的热量影响，不能获得良好的散热性。
为此，如日本国专利公开公报2004-228553号所示，开发出了一种半导体元件，其中，间断性地形成有在半导体元件的中心部分设置的栅极总线附近的发射区。
发明内容
由于前述日本国专利公开公报2004-228553号所示的半导体元件的栅极总线附近的发射区被间断性地设置，因而可防止在半导体元件中心部分流过大电流。然而，由于未能改善周边部所产生的热量向半导体元件中心部传导，因而有可能因动作环境而造成热失控。
本发明就是鉴于前述情况而做出的，其目的在于，提供一种难以产生因发热而引起热失控的半导体元件。
为达到前述目的，本发明的第一方案所涉及的半导体元件包括半导体基体，具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区；以及第一电极，形成在被前述第一半导体区与前述第三半导体区夹着的前述第二半导体区上，该半导体元件的特征在于在前述半导体基体的中心侧形成有第一区域，在该第一区域，前述第三半导体区与前述第二半导体区之比为第一比例，在前述半导体基体的外周侧，包围前述第一区域地形成有第二区域，在该第二区域，前述第三半导体区与前述第二半导体区之比为大于前述第一比例的第二比例。
前述第三半导体区也可以有多个，而且相互隔开地形成。
前述第二半导体区也可以形成为带状。
前述第二半导体区也可以有多个，相互隔开且并排地形成。
前述第二半导体区的杂质浓度，也可以在前述半导体基体的中心部相对较高，在周边部相对较低。
前述第一电极也可以隔着绝缘膜形成于前述第二半导体区上，该绝缘膜的膜厚在前述半导体基体的中心部相对较厚，在周边部相对较薄。
为达到前述目的，本发明的第二方案所涉及的半导体元件包括半导体基体，该半导体基体具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、以及在前述第二半导体区的表面区域形成的第一导电型的第三半导体区，该半导体元件的特征在于前述第三半导体区沿第一方向占前述第二半导体区的比例，形成为前述半导体基体的周边部大于中心部，并且，前述第三半导体区沿与前述第一方向正交的第二方向所占前述第二半导体区的比例，形成为前述半导体基体的周边部大于中心部。
前述第二半导体区也可以形成为带状，前述第一方向被规定为与前述第二半导体区的延伸方向平行。
前述第二半导体区也可以形成为岛状，前述第一方向被规定为与该半导体元件的部分周缘平行或垂直。
为达到前述目的，本发明的第三方案所涉及的半导体元件包括半导体基体，具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区；绝缘膜，形成在被前述第一半导体区与前述第三半导体区夹着的前述第二半导体区上；以及形成于前述绝缘膜上的第一电极，该半导体元件的特征在于前述绝缘膜具有在前述半导体基体的中心区以第一厚度形成的第一区域；以及第二区域，以薄于前述第一区域的第二厚度形成，且包围前述第一区域地形成在前述半导体基体的外周侧。
为达到前述目的，本发明的第四方案所涉及的半导体元件包括半导体基体，具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区；绝缘膜，形成在被前述第一半导体区与前述第三半导体区夹着的前述第二半导体区上；以及形成于前述绝缘膜上的第一电极，该半导体元件的特征在于前述第二半导体区具有第一区域，在前述半导体基体的中心侧形成为第一杂质浓度；以及第二区域，形成为低于前述第一杂质浓度的第二杂质浓度，且包围前述第一区域地形成在前述半导体基体的外周侧。
根据本发明，可提供一种半导体元件，其通过减小半导体元件中心部的电流量来抑制元件中心部的发热，从而难以发生因发热而引起的热失控。
图1是表示本发明第一实施方式涉及的半导体元件的结构例的俯视图。
图2是表示本发明第一实施方式涉及的半导体元件的中心部的结构例的俯视图。
图3是表示本发明第一实施方式涉及的半导体元件的周边部的结构例的俯视图。
图4是图2所示的半导体元件的X-X剖视图。
图5是表示层叠了两层半导体元件的构造的剖视图。
图6是表示改变了发射极稀疏率时的半导体基体的温度分布的图。
图7是表示本发明第二实施方式涉及的半导体元件的结构例的俯视图。
图8是图7所示的半导体元件的X1-X1线剖视图。
图9是图7所示的半导体元件的X2-X2线剖视图。
图10是图7所示的半导体元件的Y-Y线剖视图。
图11是表示本发明第三实施方式涉及的半导体元件的结构例的俯视图。
图12是图11所示的半导体元件的Z1-Z1线剖视图。
图13是图11所示的半导体元件的Z2-Z2线剖视图。
附图符号说明10、60、80 半导体元件，11 N-型基区，12 P+型集电区，13、83 P型基区，14、62 N+型发射区，15 N型缓冲区，21、61、81 半导体基体，31 发射极电极，32 集电极电极，33 栅极电极，34、64 栅绝缘膜，35 层间绝缘膜，66 保护膜
具体实施例方式
参照附图来说明本发明各实施方式涉及的半导体元件。
在本实施方式中，以采用IGBT(Insulated Gate Bipolar Transistor以下称IGBT)作为半导体元件的情况为例来进行说明。
(第一实施方式)图1～图4表示本发明第一实施方式涉及的半导体元件10。图1是表示半导体元件10的俯视图。图2是表示图1所示的半导体元件10中用点划线围绕的区域10a的俯视图。图3是表示图1所示的半导体元件10中用点划线围绕的区域10b的俯视图。图4是图2所示的半导体元件10的X-X剖视图。为便于说明N+型发射区14的配置，在图1中，省略了后述的发射极电极31、栅极电极33及层间绝缘膜35，而且与图2及图3不同，所图示的N+型发射区14的形状是长方形。在图2及图3中，省略了后述的发射极电极31。
如图1～图4所示，半导体元件10具有半导体基体21、发射极电极31、集电极电极32、栅极电极33、栅绝缘膜34及层间绝缘膜35。半导体基体21具有N-型基区11、P+型集电区12、P型基区13、N+型发射区14及N型缓冲区15。
N-型基区11，由比如扩散了磷等N型(第一导电型)杂质的N型半导体区形成。N-型基区11，以比如45μm左右的厚度、2×1014cm-3左右的杂质浓度形成。
P+型集电区12，由比如扩散了硼等P型(第二导电型)杂质的P型半导体区构成，如图4所示，形成在N型缓冲区15的下面。在P+型集电区12的下面，形成有集电极电极32。P+型集电区12在半导体元件10动作时，向N-型基区11内注入空穴(hole)，从而进行传导率调制。P+型集电区12以比如200μm左右的厚度形成，P+型集电区12的P型杂质浓度高于P型基区13的杂质浓度，以比如4×1018cm-3左右的杂质浓度形成。
P型基区13由扩散了P型杂质的P型半导体区构成，如图4所示，形成在N-型基区11的表面区域。P型基区13如图1所示，形成为带状，相互隔开且并排形成。在N-型基区11与N+型发射区14之间的P型基区13上，隔着栅绝缘膜34形成有栅极电极33。当对栅极电极33施加阈值电压以上的电压时，将在P型基区13内形成沟道。P型基区13，以比如3μm左右的厚度来形成，而且P型基区13的P型杂质浓度低于P+型集电区12的杂质浓度，以比如2×1017cm-3左右的杂质浓度形成。
N+型发射区14由扩散了N型杂质的N型半导体区构成，形成在P型基区13的表面区域。如图4所示，在N+型发射区14的上面形成发射极电极31。N+型发射区14以比如0.5μm左右的厚度形成，而且N+型发射区14的N型杂质浓度高于N-型基区11，以比如2×1017cm-3左右的杂质浓度形成。
此外，N+型发射区14在半导体基体21的中心部占P型基区13的面积比例，小于N+型发射区14在环状包围中心部的周边部占P型基区13的面积比例。
具体而言，如图2所示，比如半导体元件10的中心部形成为栅极电极33及层间绝缘膜35之下的N+型发射区14的宽度Te1为3μm，发射极电极31之下的N+型发射区14的宽度Te2为4.5μm，层间绝缘膜35之下的相邻的发射区的间隔De1为12μm，发射极电极31之下的相邻N+型发射区14的间隔De2为10.5μm。
另一方面，如图3所示，半导体元件10的周边部形成为层间绝缘膜35之下的N+型发射区14的宽度Te1’为6μm，发射极电极31之下的N+型发射区14的宽度Te2为4.5μm，层间绝缘膜35之下的相邻N+型发射区14的间隔De1’为9μm，发射极电极31之下的相邻的N+型发射区14的间隔De2为10.5μm。
这里，为了说明N+型发射区14面积的不同，从方便角度出发，使用发射极稀疏率，该稀疏率是将相邻的N+型发射区14之间的距离除以N+型发射区14的宽度与相邻N+型发射区14之间的距离之和而算出的。在本实施方式中，由于发射极电极31之下的N+型发射区14的宽度相等，因而利用层间绝缘膜35之下的N+型发射区14的宽度、相邻N+型发射区14之间的宽度。
具体而言，在图2所示的半导体元件10的中心部，由于N+型发射区14的宽度Te1为3μm、N+型发射区14的间隔宽度De1为12μm，因而发射极稀疏率为80％。另一方面，在图3所示的半导体元件10的周边部，由于N+型发射区14的宽度Te1’为6μm，且N+型发射区14的间隔宽度De1’为9μm，因而发射极稀疏率为60％。因此，如果本实施方式的半导体元件10使用发射极稀疏率来表现，则中心部的发射极稀疏率为80％，而周边部的发射极稀疏率为60％。
N型缓冲区15，由扩散了N型杂质的N型半导体区构成，形成在P+型集电区12的上面。N型缓冲区15用于抑制空穴向N-型基区11的注入。
发射极电极31包括由导电材料比如铝硅(Al-Si)形成的电极层31a、由比如钛镍合金(Ti-Ni)形成的电极层31b，而且形成在N+型发射区14等的上面。发射极电极31及栅极电极33用硅系膜等层间绝缘膜35来绝缘。如图2及3所示，相邻的层间绝缘膜35的间隔为5μm。
集电极电极32由铝等构成，如图4所示，形成在P+型集电区12的下面。
栅极电极33由多晶硅等构成，如图4所示，隔着硅系膜等栅绝缘膜34配置在N-型基区11与N+型发射区14之间的P型基区13之上。如图2及3所示，栅极电极33的宽度Tg为26μm。相邻的栅极电极33间的宽度Dg为8μm。
当对采用前述结构的半导体元件10的栅极电极33施加电压时，将产生电场，在栅绝缘膜34之下的P型基区13的表面区域形成耗尽层。当所施加的电压大于等于阈值电压时，在P型基区13的表面区域形成反转层(沟道)。其结果是，从N+型发射区14经由沟道来向N型基区11注入电子，并从P+型集电区12向N型基区11注入空穴。这样，在N+型发射区14与P+型集电区12之间，经由沟道及N型基区11来流过电流，使半导体元件10处于导通状态。
第一实施方式的半导体元件10形成为N+型发射区14在半导体元件10的中心部占P型基区13的面积比例，小于N+型发射区14在周边部占P型基区13的面积比例。因此，当半导体元件10处于导通状态时，在半导体元件10的中心部流过的电流少于周边部，因而在中心部产生的热量少于周边部。其结果是，对半导体元件10的中心部而言，即使是在中心部所产生的热量之外，还传递来周边部所产生的热量，也难以引起热失控。
图6(a)～(c)表示在将半导体元件周边部的发射极稀疏率设为60％、并使中心部的发射极稀疏率变为60％、80％及100％的情况下半导体元件的半导体基体的温度分布，在发射极稀疏率为60％的场合下(稀疏率不变)，如图6(a)所示，除了在半导体元件中心部产生的热量之外，还加上周边部所产生的热量，因而半导体元件的中心部不能良好地散热，而且从半导体元件周边到中心，温度是上升的。此时，在半导体元件的中心部易于引发热失控。
而在发射极稀疏率为100％的场合下，如图6(c)所示，在半导体元件中心部不存在产生的热量，因而热量不会集中到半导体元件中心部，而只有半导体元件周边部的温度升高。然而，对发射极稀疏率为100％的半导体元件而言，为了确保与发射极稀疏率为60％及80％的场合同样的电流容量，与发射极稀疏率为60％的场合相比，需要加大周边部的发射区的面积比例，因而周边部的发热特别高。
而在发射极稀疏率为80％的场合下，如图6(b)所示，从半导体元件周边部到中心，温度升高。然而，由于在半导体元件中心部产生的热量较少，因而，即使热量从周边部传来，中心部的热量也不会特别高。因此，热量不会集中在半导体元件10的中心部，从而可抑制半导体元件10发生热失控。
在本实施方式的半导体元件中，由于只在热量集中的中心部减小N+型发射区14占P型基区13的面积比例，因而可确保热量不会集中的周边部的电流量，从而可将整个半导体元件10的电流容量的减少量抑制到较低。
如上所述，在本实施方式中，在半导体元件10的中心部及包围它的周边部，通过同时改变沿着P型基区13的延伸方向的N+型发射区14的面积与相互间隔，由此使元件中心部的发射极稀疏率大于元件周边部的发射极稀疏率。即，对于N+型发射区14占P型基区13的面积比例而言，元件周边部大于元件中心部。
然而，用于在元件中心部及元件周边部变更N+型发射区14占P型基区13的面积比例的方法，不限于同时改变沿着P型基区13的延伸方向的N+型发射区14的面积与相互间隔的方法。比如，也可以只改变沿着P型基区13的延伸方向的N+型发射区14的面积与相互间隔中的任意一者，由此，使N+型发射区14占P型基区13的面积比例为元件周边部大于元件中心部。
此外，也可以在其中央部及端部，沿着前述延伸方向只改变N+型发射区14的面积与相互间隔的任意一者，并且在元件中心部及元件周边部，改变与前述延伸方向正交方向上的P型基区13的间隔Tg。
即，在带状的P型基区13的表面区域形成有N+型发射区14的场合下，可以沿着P型基区13的延伸方向，将N+型发射区14占P型基区13的面积比例变更为元件中心部大于元件周边部，并且还沿着与前述延伸方向正交的方向，将N+型发射区14的前述面积比例变更为元件中心部大于元件周边部。
即使在岛状的P型基区的表面区域形成有N+型发射区的场合下，也可以沿着第一方向，将N+型发射区占P型基区的面积比例变更为元件中心部大于元件周边部，并且还沿着与前述第一方向正交的第二方向，将N+型发射区的前述面积比例变更为元件中心部大于元件周边部。此时，第一方向可被规定为与半导体元件的周缘的一边或一部分平行或垂直的方向。
本发明的半导体元件10特别适用于以往的组装结构，比如图5所示的半导体元件为双层结构的场合。如图5所示，在本实施方式涉及的半导体元件10之上设置有半导体元件50。在半导体元件10与半导体元件50之间形成有由铝膜等形成的表面电极51及背面电极52、由比如二氧化硅(SiO2)等形成的保护膜53、钎焊电极54及芯片粘接剂55。半导体元件50配置于半导体元件10的中央侧，即，配置于N+型发射区14占P型基区13的面积比例较小的第一区域之上。
在前述组装结构中，搭载于上部的半导体元件50所产生的热量，通过背面电极52、芯片粘接剂55、钎焊电极54及表面电极51向半导体元件10的中心部传递。因此，半导体元件10本身所产生的热量与从半导体元件50传递来的热量相汇合，从而与半导体元件10单独动作的场合相比，更易于引起热失控。
在本发明的半导体元件10中，通过减小元件中心部的发射区占基区的面积比例，再在其上面配置半导体元件50，可以抑制热量集中在半导体元件10的中心部，从而可良好地防止热失控。
本发明，不仅可提高半导体元件的散热性，而且作为提高与发热及散热密切相关的F-ASO等耐性的方法，也是一种非常有效的。
(第二实施方式)以下参照附图来说明本发明第二实施方式涉及的半导体元件。本实施方式的半导体元件与第一实施方式的半导体元件的不同之处在于，尽管发射区的面积在周边部及中心部大致相同，但栅绝缘膜的厚度在元件的周边部及中心部是不同的。对与第一实施方式的半导体元件相同的部分附加同一符号，省略详细说明。
图7～图10表示本实施方式涉及的半导体元件60。图7是表示半导体元件60的结构例的俯视图。图8是图7所示的半导体元件60的X1-X1线剖视图，图9是X2-X2线剖视图。图1O是图7所示的半导体元件60的Y-Y线剖视图。在图7中为便于说明，只图示了半导体元件61、栅极电极33及N+型发射区62。
如图7～图10所示，半导体元件60具有半导体基体61、发射极电极31、集电极电极32、栅极电极33、层间绝缘膜35、栅绝缘膜64及保护膜66。半导体基体61具有N-型基区11、P+型集电区12、P型基区13、N+型发射区62及N型缓冲区15。
N-型基区11由比如扩散了磷等N型(第一导电型)杂质的N型半导体区形成。
P+型集电区12由比如扩散了硼等P型(第二导电型)杂质的P型半导体区构成，如图8所示，形成在N型缓冲区15的下面。在P+型集电区12的下面形成有集电极电极32。
P型基区13由扩散了P型杂质的P型半导体区构成，如图8及图9所示，形成在N-型基区11的表面区域。P型基区13如图8～10所示，形成为带状，并相互隔开且并排形成。当对栅极电极33施加大于或等于阈值电压的电压时，在P型基区13内形成沟道。
N型缓冲区15由扩散了N型杂质的N型半导体区构成，形成在P+型集电区12的上面。N型缓冲区15用于抑制空穴向N-型基区11的注入。
N+型发射区62由扩散了N型杂质的N型半导体区构成，形成在P型基区13的表面区域。N+型发射区62如图7所示形成为带状，并相互隔开且并排形成。这样，本实施方式的N+型发射区62与第一实施方式不同，在半导体元件60的中心部及周边部形成大致相同的面积。
发射极电极31由铝等构成，形成在N+型发射区62等的上面。发射极电极31与栅极电极33由硅系膜等层间绝缘膜35来绝缘。此外，也可以与第一实施方式一样，在N+型发射区62的中央设孔，通过该孔来使P型基区13与发射极电极31相接。
集电极电极32由铝等构成，形成在P+型集电区12的下面。
栅极电极33由多晶硅等构成，如图8及图9所示，在N-型基区11与N+型发射区62之间的P型基区13上，隔着硅系膜等栅绝缘膜64来配置。
保护膜66由比如聚酰亚胺构成，如图8～10所示，形成在发射极电极31的上面。
栅绝缘膜64由绝缘材料、比如二氧化硅(SiO2)等构成，如图10所示，由形成于半导体元件60的中心部的栅绝缘膜64a、以及形成于周边部的栅绝缘膜64b构成。比如、栅绝缘膜64a形成为1000左右的厚度，而栅绝缘膜64b形成为500左右的厚度。这样，通过使栅绝缘膜64在中心部形成得较厚，在周边部形成得较薄，可以提高半导体元件60中心部的阈值电压，在对栅极电极33施加电压时，半导体元件的中心部与周边部相比，P型基区13难以反转为N型，从而难以形成沟道。因此，可以使在半导体元件60的中央部流过的电流小于在周边部流过的电流。其结果是，可减少在半导体元件60的中心部产生的热量。也可以使栅绝缘膜64a的厚度形成为栅绝缘膜64b的厚度的1.5～3.0倍，以便提高半导体元件60中心部的阈值，且获得所希望的电流容量。
如上所述，根据本实施方式的半导体元件60，通过使栅绝缘膜64的厚度在半导体元件60的中心部形成得较厚，而在周边部形成得较薄，与周边部相比，可以减小半导体元件60中心部的发热量。因此，可以防止因来自周边部的热传递到半导体元件60的中心部等而产生热集中，从而可防止因热失控而破坏半导体元件。
(第三实施方式)以下参照附图来说明本发明第三实施方式涉及的半导体元件80。本实施方式的半导体元件80与第一实施方式及第二实施方式的半导体元件的不同之处在于，尽管发射区的面积及栅绝缘膜的厚度在半导体元件的中心部及周边部相同，但栅绝缘膜之下的杂质浓度在半导体元件的中心部及周边部是不同的。对与第一实施方式及第二实施方式的半导体元件相同的部分附加同一符号，省略详细说明。
图11～13表示本实施方式涉及的半导体元件80。图11是表示半导体元件80的构成例的俯视图。图12是图11的Z1-Z1线剖视图，图13是图11所示的半导体元件80的Z2-Z2线剖视图。为便于说明，图11中只图示了半导体基体81、栅极电极33及P型基区83。
如图11～图13所示，半导体元件80具有半导体基体81、发射极电极31、集电极电极32、栅极电极33、栅绝缘膜34、层间绝缘膜35及保护膜66。半导体基体81具有N-型基区11、P+型集电区12、P型基区83、N+型发射区62及N型缓冲区15。
P型基区83由扩散了P型杂质的P型半导体区构成，如图12及13所示，形成在N-型基区11的表面区域。本实施方式的P型基区83具有基区83a，其形成于半导体元件80的中心部，且杂质浓度形成得相对较高；基区83b，其形成于半导体元件80的周边部，且杂质浓度形成得相对较低。基区83a的杂质浓度形成为比如8×1017cm-3左右，基区83b的杂质浓度形成为比如5×1017cm-3左右。基区83a及83b只有杂质浓度不同，而面积及厚度等则如图12及图13所示，在半导体元件80的中心部及周边部形成得大致相同。此外，可以使基区83a的杂质浓度形成为基区83b的杂质浓度的1.2～1.8倍，以便提高半导体元件80中心部的阈值，且获得所希望的电流容量。
这样，通过在半导体元件80的中心部及周边部改变P型基区83的杂质浓度，当对栅极电极33施加了相同的电压时，半导体元件80的中心部与周边部不同，难以形成反转层。换言之，由于半导体元件80中心部的电流量减小，因而可降低半导体元件80中心部的发热。因此，可防止在半导体元件80的中心部产生热集中，从而可防止因热失控而破坏元件。
N+型发射区62由扩散了N型杂质的N型半导体区构成，形成在P型基区83的表面区域。N+型发射区62与第二实施方式一样，形成为带状，并相互隔开且并排形成，而且在半导体元件80的中心部与周边部形成为大致相同的面积。
栅绝缘膜34与第二实施方式不同，如图12及图13所示，在半导体元件80的中心部及周边部形成为相同厚度。
如上所述，对于本实施方式的半导体元件80而言，使P型基区83的杂质浓度在元件的中心部形成得较高，在元件的周边部形成得较低，由此，当对栅极电极33施加了电压时，元件中心部的P型基区83难以反转为N型，换言之，电流难以流过中心部。因此，半导体元件80的中心部与周边部相比，难以发热。其结果是，可防止因来自周边部的热量传递到半导体元件80的中心部而产生热集中，从而可防止发生热失控。
本发明不限于前述各实施方式，可进行各种修改及应用。比如，在前述第一实施方式中，以中心部的发射极稀疏率为80％、周边部为60％的情况为例进行了说明，但不限于此，也可以根据所完成的半导体元件所要求的性能及动作环境等，来改变稀疏率。比如，可以将中心部的发射极稀疏率设为70％～90％，将周边部设为40％～60％。此外也可以采用下列结构从半导体元件的中心部到周边部以多段改变发射极稀疏率，而不仅只以周边部及中心部这两段来改变发射极稀疏率。
在前述第二实施方式中，同样以两段改变栅绝缘膜的厚度的情况为例进行了说明，但不限于此，也可以以三段以上的段来变化。第三实施方式也一样，可以以三段以上的段来改变P型基区的杂质浓度，而不仅以两段来改变。
在前述各实施方式中，以单独实施下列各结构的情况为例进行了说明，即在半导体元件的中心部及周边部改变发射极稀疏率的结构；改变栅绝缘膜的厚度的结构；以及改变P型基区的杂质浓度的结构。然而，不限于此，也可以根据半导体元件所要求的性能来适当地进行组合。
本申请主张2005年2月10日提出的日本国专利申请2005-34881及2005年10月6日提出的日本国专利申请2005-293802的优先权，并在此参照引用了这些申请的说明书、权利要求书、摘要及附图的内容。
(产业可利用性)本发明可用于IGBT、MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)等反复配置单位单元的半导体元件。此外，本发明还可用于逆导电型半导体元件。
权利要求
1.一种半导体元件，包括半导体基体，具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区；以及第一电极，形成在被前述第一半导体区与前述第三半导体区夹着的前述第二半导体区上，该半导体元件的特征在于在前述半导体基体的中心侧形成有第一区域，在该第一区域，前述第三半导体区与前述第二半导体区之比为第一比例，在前述半导体基体的外周侧，包围前述第一区域地形成有第二区域，在该第二区域，前述第三半导体区与前述第二半导体区之比为大于前述第一比例的第二比例。
2.根据权利要求1所述的半导体元件，其特征在于前述第三半导体区有多个，而且相互隔开地形成。
3.根据权利要求1所述的半导体元件，其特征在于前述第二半导体区形成为带状。
4.根据权利要求3所述的半导体元件，其特征在于前述第二半导体区有多个，相互隔开且并排地形成。
5.根据权利要求1所述的半导体元件，其特征在于前述第二半导体区的杂质浓度，在前述半导体基体的中心部相对较高，在周边部相对较低。
6.根据权利要求1所述的半导体元件，其特征在于前述第一电极隔着绝缘膜形成在前述第二半导体区上，该绝缘膜的膜厚，在前述半导体基体的中心部相对较厚，在周边部相对较薄。
7.一种半导体元件，包括半导体基体，该半导体基体具有第一导电型的第一半导体区；在前述第一半导体区的表面区域形成的第二导电型的第二半导体区；和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区，该半导体元件的特征在于前述第三半导体区沿第一方向占前述第二半导体区的比例，形成为前述半导体基体的周边部大于中心部，并且，前述第三半导体区沿与前述第一方向正交的第二方向所占前述第二半导体区的比例，形成为前述半导体基体的周边部大于中心部。
8.根据权利要求7所述的半导体元件，其特征在于前述第二半导体区形成为带状，前述第一方向被规定为与前述第二半导体区的延伸方向平行。
9.根据权利要求7所述的半导体元件，其特征在于前述第二半导体区形成为岛状，前述第一方向被规定为与该半导体元件的部分周缘平行或垂直。
10.一种半导体元件，包括半导体基体，具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区；绝缘膜，形成在被前述第一半导体区与前述第三半导体区夹着的前述第二半导体区上；以及形成于前述绝缘膜上的第一电极，该半导体元件的特征在于前述绝缘膜具有在前述半导体基体的中心区以第一厚度形成的第一区域；以及第二区域，以薄于前述第一区域的第二厚度形成，且包围前述第一区域地形成在前述半导体基体的外周侧。
11.一种半导体元件，包括半导体基体，具有第一导电型的第一半导体区、在前述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在前述第二半导体区的表面区域形成的第一导电型的第三半导体区；绝缘膜，形成在被前述第一半导体区与前述第三半导体区夹着的前述第二半导体区上；以及形成于前述绝缘膜上的第一电极，该半导体元件的特征在于前述第二半导体区具有第一区域，在前述半导体基体的中心侧形成为第一杂质浓度；以及第二区域，形成为低于前述第一杂质浓度的第二杂质浓度，且包围前述第一区域地形成在前述半导体基体的外周侧。
全文摘要
半导体元件(10)具有形成于N
文档编号H01L27/04GK1943036SQ20068000007
公开日2007年4月4日 申请日期2006年1月30日 优先权日2005年2月10日
发明者鸟居克行 申请人:三垦电气株式会社