专利名称：用于迁移稳定性和速度的单应力衬里的制作方法
技术领域：
本发明通常涉及到半导体器件，更具体而言，涉及施加单应力衬里以 提供稳定的迁移和/或速度'
背景技术：
公知将应力施加到一些半导体器件例如场效应晶体管(FET)以改善 其性能。当沿纵向方向(即，沿电流流动的方向)施加时，公知拉伸应力 将会改善电子迁移率(或n沟道FET (NFET)的驱动电流)，同时公知 压缩应力会改善空穴迁移率(或p沟道FET (PFET)的驱动电流)。一 种将这样的应力施加到FET的方法为使用^-应力阻挡层氮化珪衬里。 例如，可以使用拉伸应力氮化硅衬里在NFET沟道内产生拉伸，同时可以 使用压缩应力氮化硅衬里在PFET沟道内产生压缩。因此，典型地使用双 重/混合衬里方案在邻近的NFET和PFET中引入希望的应力。
形成双重/混合村里方案的一个困难是在两个村里之间需要明晰的接 合区域，其在按比例缩小的布局中通常非常难以获得。与双重/混合衬里相 关的另 一 困难是在布局附近设置接触。与双重/混合衬里相关的另 一个困难 是在衬里边界附近设置接触。具体而言，在许多器件中NFET和PFET之 间的间距太小，由于不规则的轮廓，以至于无法邻近接合区域设置接触。 例如，将连接到多晶硅导体层的接触是必要的。在一些情况下，无法形成 可靠的接触。在另一些情况下，可以调整结构来设置接触远离衬里边界。 然而，对于后面的情况，该结构依然会导致器件内具有不明确的应力。在 衬里边界周围，PFET获得部分的拉伸应力或NFET获得部分的压缩应力。
特别对于静态随M取存储器(SRAM)单元，使用双重/混合应力村
里的另一个困难是保持稳定性。具体而言，SRAM的持续小型化已经导致 了不稳定性，这4吏得减慢其中使用了高阈值电压(HVT )注入的NFET成 为必要。
鉴于上述，在本领域中需要将应力施加到某些半导体器件而不具有上 述问题。
发明内容
在不同类型的半导体器件之上施加单应力衬里。单应力衬里通过消除 结合区域可以避免双重/混合应力衬里方案的问题。单应力衬里可以是拉伸 的或压缩的。在一个实施例中，半导体器件包括具有多个NFET和PFET 的静态随才;L^取存储器(SRAM)单元。在该情况下，在一个实施例中， 压缩衬里被设置在SRAM单元之上，这通常对于其中的NFET是不理想 的，但是因为SRAM的持续小型化典型地需要减慢SRAM单元的NFET 以保持稳定性，因此对于SRAM单元是理想的。对于SRAM单元需要提 高速度的情况，可以实施单拉伸应力衬里而通过其他方法保持稳定性。
本发明的第一方面提供了一种静态随才/M^取存储器(SRAM)单元， 其包括多个n型场效应晶体管(NFET);多个p型场效应晶体管(PFET); 以及在所述多个NFET和PFET之上施加的单应力衬里。
本发明的第二方面提供了一种稳定包括多个n型场效应晶体管 (NFET)和多个p型场效应晶体管(PFET)的静态随机存取存储器 (SRAM)单元的方法，所述方法包括以下步骤提供所述SRAM单元； 在所述多个NFET和所述多个PFET之上形成单压缩应力衬里。
本发明的第三方面提供了一种增加包括多个n型场效应晶体管 (NFET)和多个j)型场效应晶体管(PFET)的静态随机存取存储器 (SRAM)单元的速度的方法，所述方法包括以下步骤提供所述SRAM 单元；以及在所述多个NFET和所述多个PFET之上形成单拉伸应力衬里。
本发明的第四方面提供了一种半导体器件，其包括多个n型场效应 晶体管(NFET);多个p型场效应晶体管(PFET);以及在所述多个
NFET和所述多个PFET之上施加的单应力衬里。
设计本发明示例性的方面来解决这里描述的问题和本领域的技术人员 可发现的而未讨论的其他问题。
通过下列本发明的各种方面的详细描述并结合图示了本发明的各种实 施例的附图，将可以更好地理解本发明的这些和其他特征，其中 图l是根据本发明的半导体器件的一个实施例的平面视图； 图2是图1的半导体器件的一个实施例的简化侧视图； 图3-5是可从本发明的教导获益的常规可选的半导体器件的平面视 图；以及
图6是示出了示例了本发明的一些有益效果的数据表。
应该注意，本发明的附图不必按比例绘制。附图仅仅旨在描述本发明
的典型方面，因此不应该考虑为限制本发明的范围。在附图中，图之间的
相同的标号代表了相同的组元。
具体实施例方式
参考图1和2,示例了根据本发明的一个实施例的半导体器件100。应 该理解，这些附图没有按比例绘制，并且为了清楚起见，与图1相比，简 化了图2。在一个实施例中，半导体器件100包括静态存取存储器(SRAM ) 单元102。然而，应该认识到，本发明的教导可应用到其他不同的半导体 器件，其在本发明的范围内被考虑。半导体器件100包括多个n型场效应 晶体管(NFET) 110和多个p型场效应晶体管(PFET) 112。在SRAM 单元102的情况下，器件包括高密度的NFET110和PFET112，例如，具 有至少2个PFET 112和至少4个NFET IIO的六晶体管结构。"高密度" 是指尺寸比常规技术基本规则小50%的特殊布局。然而，与常规器件相反， 半导体器件100包括在多个NEFT 110和多个PEFT 112之上施加的单应 力衬里120。
单应力衬里120可以有不同的形式。在一个实施例中，单应力衬里120 包括压缩材料，例如，压缩氮化硅(Si3N4)。在该情况下，单应力衬里120 减慢了 NEFT110的操作，因而使SRAM单元102更加稳定。在另一个实 施例中，单应力衬里120包括拉伸材料，例如，拉伸氮化硅(Si3N4)。在 该情况下，单应力衬里120增加了 SRAM单元102的速度。
本发明还包括一个用于稳定包括NFET 110和PFET 112的SRAM单 元102的方法的实施例。在该实施例中，该方法包括提供SRAM单元102, 即，4吏用任何已知或将来开发的处理，并在NEFT IIO和PFET 112之上 形成单压缩应力衬里120。如上所述，该提供步骤包括提供高密度的NFET 和PFET。本发明还包括一个增加具有NFET 110和PFET 112的SRAM 单元102的速度的方法的实施例。在该实施例中，本方法包括提供如上所 述的SRAM单元102，并在NEFT 110和PFET 112之上形成单拉伸应力 衬里120。
图3-5是可从本发明的教导获益的常规可选的半导体器件的平面视 图。图3示出了具有压缩村里220和拉伸衬里222的常规设计的器件200， 其包括双重衬里边界的拥塞(congestion )和正好在衬里结合区域上的接触 224。压缩衬里220的边缘悬于拉伸衬里222的边缘之上。高低不平的轮廓 将无法形成可靠的金属接触224。图4示出了在可选的常规设计202中的 相似的困难。图5示出了邻近衬里边界没有接触的另一常规设计204。在 该情况下，双重村里问题不是很严重。然而，边界仍然太接近NFET和 PFET以至不能保证希望的应变。通过根据本发明的单应力衬里将有利于 每一个上述的半导体器件。
在图6的表中示例了单压缩衬里的一些其他的有益效果。表中的这些 数字表示了在不同温度和Vdd下的以西格马为单位的访问干扰余量 (ADM )。具有低于5.2西格马的ADM的SRAM单元被认为是不稳定的。 在5.2西格马时，SRAM单元失效率为约5百万个单元中的l个干扰。具 有双重衬里的常规布局不支持0.7V的低Vdd操作，其中在1WC和85°C 时ADM低于5.2西格马。单压缩衬里设计将增加单元稳定性超过5.2西格马。单拉伸衬里的附加的优点是以一定的稳定性劣化为代价的较快的存取。
为了示例和描述的目的，已经给出了本发明的各种方面的上述描述。 不旨在穷尽或限制本发明为公开的准确形成，显然，可以有许多修改和变 化。希望在所附权利要求所限定的本发明的范围内包括对于本领域的技术 人员显而易见的这样的修改和变化。
工业适用性
在半导体领域内，更具体而言在用于这样的半导体的应力衬里领域内， 本发明具有工业适用性。
权利要求
1.一种半导体器件，包括多个n型场效应晶体管(NFET)(110)；多个p型场效应晶体管(PFET)(112)；以及单应力衬里(120)，其被施加在多个NFET(110)和多个PFET(112)之上。
2. 根据权利要求1的半导体器件，其中所述单应力衬里(120)包括 压缩材料。
3. 根据权利要求2的半导体器件，其中所述半导体器件包括静态随机 存取存储器(SRAM)单元，以及所述单应力衬里(120)减慢所述多个 NFET (110)的操作。
4. 根据权利要求1的半导体器件，其中所述单应力衬里(120)包括 拉伸材料。
5. 根据权利要求4的半导体器件，其中所述半导体器件包括静态随机 存取存储器(SRAM)单元，以及所述单应力衬里(120 )增加所述SRAM 单元的速度。
6. 根据权利要求1的半导体器件，其中所述多个PFET (112)包括 至少两个PFET (112)，以及所述多个NFET (110)包括至少四个NFET(110)。
全文摘要
在不同类型的半导体器件之上施加单应力衬里(120)。所述单应力衬里(120)通过消除接合区域避免了双重/混合衬里方案的问题。所述单应力衬里(120)为拉伸或压缩的。在一个实施例中，所述半导体器件包括具有多个NFET(110)和多个PFET(112)的静态随机存取存储器(SRAM)单元。
文档编号H01L27/11GK101361196SQ200780001634
公开日2009年2月4日 申请日期2007年1月12日 优先权日2006年1月17日
发明者J·Y·尚, R·C·翁 申请人:国际商业机器公司