专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
近来，为了降低布线的电阻并提高对成为不合格布线起因的迁移例如电迁移(EM)和应力迁移(SM)的抵抗力，已经使用Cu代替Al作为半导体器件的布线。
很难通过用于Al的RIE(反应离子蚀刻)制造Cu。因此，使用下列镶嵌方法来形成Cu布线。具体地说，在绝缘膜的表面上形成凹槽和孔，在绝缘膜上形成Cu膜以便在凹槽和孔中埋入Cu，然后通过化学机械抛光除去Cu膜的不必要部分。结果，形成布线。
作为根据镶嵌方法的Cu膜形成方法，广泛地使用电解镀敷方法。为了提高掩埋特性并实现Cu膜表面的平坦，除了Cu离子之外，还向用于电解镀敷的镀敷溶液混合规定量的添加剂例如促进剂、抑制剂和匀平剂。添加剂作为杂质被包括在Cu膜中。
但是，如果Cu膜中的杂质浓度高，由于热处理，杂质可以沉积，在布线中产生孔洞(void)。这里，如果在上层的过孔插塞(via-plug)或者紧接在接触插塞下面的部分中形成孔洞，则在过孔插塞或者接触插塞处引起导电失效，可能导致初始电特性失效。
同时，如果Cu膜中的杂质浓度低，因为Cu膜具有均匀的结晶结构，所以微孔洞迅速地扩散，并且应力迁移(SM)的可靠性显著地降低。
已公开了在下层的布线中形成绝缘材料的虚(dummy)图形以包围上层的过孔，从而防止在紧接在过孔下面的部分中产生孔洞的技术(见JP-A2004-327666(KOKAI))。
发明内容
根据本发明的一个方面的半导体器件包括半导体衬底；第一绝缘膜，设置在所述半导体衬底上；第二绝缘膜，设置在所述第一绝缘膜上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接至所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中所述插塞连接部分附近的第一区域中；以及多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外的所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。
根据本发明的另一个方面的半导体器件包括半导体衬底；第一绝缘膜，设置在所述半导体衬底上；第二绝缘膜，设置在所述第一绝缘膜上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接至所述插塞连接部分；多个虚布线，设置在所述第一绝缘膜中第一区域之外但在所述布线附近除了所述第一区域之外的第二区域中，并具有小于等于0.5μm的宽度和大于等于25％的图形覆盖率，所述第一区域由这样的距离限定，该距离是与连接所述插塞连接部分和所述插塞的区域的中心相距所述布线宽度的一半加上至少0.5μm所得到的距离。
图1是根据第一实施例半导体器件的示意性垂直截面图。
图2是根据第一实施例半导体器件的示意性水平截面图。
图3A和图3B是根据第一实施例其它半导体器件的示意性水平截面图。
图4A至图4C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。
图5A至图5C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。
图6A至图6C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。
图7A至图7C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。
图8A至图8C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。
图9是示意性示出根据第一实施例半导体器件的制造工艺的平面图。
图10是示出根据第一实施例光刻数据的产生方法的流程的流程图。
图11A和图11B是示意性示出根据第一实施例光刻数据产生状态的图。
图12A和图12B是示意性示出根据第一实施例光刻数据产生状态的图。
图13A和图13B是示意性示出根据第一实施例光刻数据产生状态的图。
图14是示出根据第一实施例在镀敷膜形成速度和镀敷膜中的杂质浓度之间关系式的曲线图。
图15是根据第二实施例半导体器件的示意性垂直截面图。
图16是根据第二实施例半导体器件的示意性水平截面图。
图17是示意性示出根据第二实施例半导体器件的制造工艺的平面图。
具体实施例方式
(第一实施例)将参照
第一实施例。图1是根据该实施例半导体器件的示意性垂直截面图，图2是根据该实施例半导体器件的示意性水平截面图，以及图3A和图3B是根据该实施例其它半导体器件的示意性水平截面图。
如图1所示，半导体器件具有半导体衬底1，该半导体衬底1具有例如有源元件如晶体管(未示出)和氧化物膜(未示出)，且层间绝缘膜2作为第一绝缘膜形成在半导体衬底1上。
层间绝缘膜2的实例包括具有低介电常数的绝缘膜(低k膜)和SiO2膜。具有低介电常数的绝缘膜的实例包括有机Si氧化物膜、有机树脂膜和多孔Si氧化物膜。
在层间绝缘膜2中，第一层布线3、多个第一虚布线4和多个第二虚布线5形成为具有彼此基本上相同的平面。第一层布线3用作实布线，但是第一虚布线4和第二虚布线5不用作实布线。
第一层布线3等由布线层6和覆盖布线层6的侧面和底面的阻挡金属膜7构成。布线层6的构成材料是例如金属材料例如Cu、Ag或Au，阻挡金属膜7的构成材料是例如导电材料例如Ta、Ti、TaN、TiN、NbN、WN或VN。阻挡金属膜7可以由上述材料的叠层形成。
第一层布线3由过孔插塞连接部分3a和过孔插塞非连接部分3b构成，过孔插塞连接部分3a包括连接到稍后说明的过孔插塞10的区域A(以下称为“过孔插塞连接区域”)，过孔插塞非连接部分3b是除了过孔插塞连接部分3a以外的第一层布线3的部分。
过孔插塞连接部分3a的杂质浓度低于过孔插塞非连接部分3b的杂质浓度。这里，“杂质”指的是具有C、O、S、Cl和N的至少任何一种的物质。第一层布线3最好具有大于等于0.3μm的宽度。
如图2所示，在过孔插塞连接部分3a附近形成第一虚布线4。具体地说，在位于过孔插塞连接部分3a附近的第一区域B上形成第一虚布线4。第一区域B是在这样的距离范围内的区域，该距离是与过孔插塞连接区域A的中心相距第一层布线3的宽度的一半长度加上大于等于0.5μm所得到的距离。第一虚布线4具有约2至3μm的宽度和约25至50％的图形覆盖率。
在过孔插塞非连接部分3b附近形成第二虚布线5。具体地说，在第二区域C中形成第二虚布线5，该第二区域C位于第一区域B之外且在包括与其相距小于0.5μm的范围的过孔插塞非连接部分3b附近。第二虚布线5也形成在第一区域B之外和第二区域C之外的区域中。
第二虚布线5至少宽度小于第一虚布线4的宽度且图形覆盖率大于第一虚布线4的图形覆盖率。这里，本实施例的虚布线的图形覆盖率指的是单个虚布线的每单位虚布线图形覆盖率。具体地说，第一虚布线4的图形覆盖率指的是单个第一虚布线4的占有面积与区域D的面积的比率，以及第二虚布线5的图形覆盖率指的是单个第二虚布线5的占有面积与区域E的面积的比率。
第二虚布线5的宽度优选小于等于0.5μm，更优选大于等于0.01μm并且小于等于0.3μm。并且，第二虚布线5优选具有大于等于25％的图形覆盖率。此外，为了在形成第二虚布线5之后获得层间绝缘膜2的表面平坦性，第二虚布线5更优选具有大于等于25％且小于等于70％的图形覆盖率。
图2示出了第二虚布线5的宽度小于第一虚布线4的宽度，并且第二虚布线5的图形覆盖率大于第一虚布线4的图形覆盖率。但是，在第二虚布线5的宽度小于第一虚布线4的宽度的情况下，如图3A所示，第二虚布线5的图形覆盖率可以不大于第一虚布线4的图形覆盖率。在第二虚布线5的图形覆盖率大于第一虚布线4的图形覆盖率的情况下，如图3B所示，第二虚布线5的宽度可以不小于第一虚布线4的宽度。
在图3A中，例如，第一虚布线4具有约1μm见方的尺寸和约25％的图形覆盖率，而第二虚布线5具有约0.3μm见方的尺寸和约25％的图形覆盖率。
并且，如图3B所示，例如，第一虚布线4具有约0.3μm见方的尺寸和约20％的图形覆盖率，而第二虚布线5具有约0.3μm见方的尺寸和约50％的图形覆盖率。
在层间绝缘膜2上形成帽(cap)绝缘膜8。帽绝缘膜8的构成材料是例如SiC、SiO2或Si3N4。
在帽绝缘膜8上形成层间绝缘膜9作为第二绝缘膜。层间绝缘膜9的构成材料与层间绝缘膜2的构成材料相同。
在层间绝缘膜9中形成过孔插塞10和第二层布线11。过孔插塞10位于过孔插塞连接区域A的第一层布线3正上方并连接到第一层布线3的过孔插塞连接部分3a。第二层布线11通过孔插塞10电连接至第一层布线3。
过孔插塞10由布线层12和覆盖布线层12的侧面和底面的阻挡金属膜13形成。布线层12的构成材料与布线层6的构成材料相同，并且阻挡金属膜13的构成材料与阻挡金属膜7的构成材料相同。
在层间绝缘膜9上形成帽绝缘膜14。帽绝缘膜14的构成材料与帽绝缘膜8的构成材料相同。应当注意，在图1所示的半导体器件中略去了钝化膜、电极衬垫等。
可以通过以下方法制造该半导体器件。图4A至图8C是示意性示出本实施例半导体器件的制造工艺的垂直截面图，以及图9是示意性示出本实施例半导体器件的制造工艺的平面图。
首先，如图4A所示，通过例如CVD方法(化学气相沉积)或者涂敷方法在例如半导体衬底1上形成层间绝缘膜2。
在形成层间绝缘膜2之后，如图4B所示，通过光刻和反应离子蚀刻(RIE)在层间绝缘膜2上形成布线槽2a、多个第一虚布线槽2b和多个第二虚布线槽2c。
如图9所示，在包括用于利用过孔插塞10连接的区域F(以下称为“预定过孔插塞连接区”)的区域中形成布线槽2a。布线槽2a最好具有大于等于0.3μm的宽度。最好大于等于0.3μm的原因在于，如果宽度小于0.3μm，则根据布线槽2a本身确定膜形成速度。此时，存在即使形成第二虚布线槽2c也不会降低将要作为过孔插塞非连接部分3b且稍后说明的镀敷膜16的膜形成速度的可能性。
在第一区域B中形成第一虚布线槽2b，该第一区域B具有与预定过孔插塞连接区域F的中心相距布线槽2a的宽度的一半长度加上大于等于0.5μm的范围。第一区域B优选最大为在对与预定过孔插塞连接区域F的中心相距布线槽2a的宽度的一半长度加上200μm的范围内。这是因为，即使密集地设置虚布线槽，如果范围超过200μm，则对成为稍后说明的过孔插塞连接部分3a的镀敷膜16的膜形成速度的影响很小。第一虚布线槽2b具有约2至3μm的宽度和约25至50％的图形孔径比。
在第二区域C中形成第二虚布线槽2c。第二虚布线槽2c至少宽度小于第一虚布线槽2b的宽度或者其图形孔径比大于第一虚布线槽2b的图形孔径比。
这里，本实施例的虚布线沟槽的图形孔径比意味着单个虚布线槽的每单位虚布线槽的图形孔径比。具体地说，第一虚布线槽2b的图形孔径比意味着单个第一虚布线槽2b的占有面积与区域D的面积的比率。第二虚布线槽2c的图形孔径比意味着单个第二虚布线槽2c的占有面积与区域E的面积的比率。通过将稍后将说明的镀敷膜16埋入第一虚布线沟槽2b中来形成第一虚布线4，从而图形孔径比和图形覆盖率基本上同义。
第二虚布线槽2c的宽度优选小于等于0.5μm，更优选大于等于0.01μm且小于等于0.3μm。并且，第二虚布线槽2c的图形孔径比优选大于等于25％，更优选大于等于25％且小于等于70％。
为了形成布线槽2a，首先在层间绝缘膜2上形成使第一层布线3的图形转移的抗蚀剂图形。使用该抗蚀剂图形作为掩模，通过RIE蚀刻层间绝缘膜2以在层间绝缘膜2上形成布线槽2a。在层间绝缘膜2上形成布线槽2a之后，通过灰化等除去抗蚀剂图形。
在形成布线槽2a之后，如图4C所示，通过例如溅射方法或者CVD方法在层间绝缘膜2上形成阻挡金属膜7。在形成阻挡金属膜7之后，如图5A所示，通过例如溅射方法在阻挡金属膜7上形成用于在电解镀敷时使电流经过的籽晶膜15。作为籽晶膜15的构成材料，例如，可以使用金属材料例如Cu、Ag或Au。
在形成籽晶膜15之后，如图5B所示，通过电解镀敷方法在籽晶膜15上形成镀敷膜16。作为镀敷膜16的构成材料，例如，可以使用金属材料例如Cu、Ag或Au。除了金属离子例如Cu离子外，还将预定量的添加剂例如促进剂、抑制剂和匀平剂混合到用于电解镀敷的镀敷溶液。
在形成镀敷膜16之后，如图5C所示，对其上形成有镀敷膜16的半导体衬底1进行热处理(退火)以生长籽晶膜15和镀敷膜16的晶体，从而形成布线膜6。
在形成布线膜6之后，如图6A所示，通过抛光例如化学机械抛光(CMP)除去层间绝缘膜2上的布线膜6和阻挡金属膜7的不必要部分，从而保留在布线槽2a、第一虚布线槽2b和第二虚布线槽2c中的布线膜6和阻挡金属膜7。
从而，在布线槽2a内形成第一层布线3，在第一虚布线槽2b内形成第一虚布线4，以及在第二虚布线槽2c内形成第二虚布线5。
在形成第一层布线3之后，如图6B所示，通过例如CVD方法在层间绝缘膜2上形成帽绝缘膜8。
在形成帽绝缘膜8之后，如图6C所示，通过例如CVD方法(化学气相沉积)或者涂敷方法在帽绝缘膜8上形成层间绝缘膜9。
在形成层间绝缘膜9之后，如图7A所示，通过光刻和反应离子蚀刻(RIE)在层间绝缘膜9上形成过孔9a和布线槽9b等。
过孔9a形成在预定过孔插塞连接区域F正上方，并且布线槽9b与过孔9a连通。贯穿帽绝缘膜8形成过孔9a。
在形成过孔9a之后，如图7B所示，通过例如溅射方法或CVD方法在层间绝缘膜9上形成阻挡金属膜13。在形成阻挡金属膜13之后，如图7C所示，通过例如溅射方法在阻挡金属膜13上形成用于在电解镀敷时使电流经过的籽晶膜17。
在形成籽晶膜17之后，如图8A所示，通过电解镀敷方法在籽晶膜17上形成镀敷膜18。
在形成镀敷膜18之后，如图8B所示，对其上形成有镀敷膜18的半导体衬底1进行热处理(退火)以生长籽晶膜17和镀敷膜18的晶体，从而形成布线膜12。
在形成布线膜12之后，如图8C所示，通过抛光例如化学机械抛光除去层间绝缘膜9上的布线膜12和阻挡金属膜13的不必要部分，从而保留在过孔9a和布线槽9b中的布线膜12和阻挡金属膜13。
从而，在过孔9a内形成在过孔插塞连接区域A中连接到第一层布线3的过孔插塞10，在布线槽9b内形成通过过孔插塞10电连接至第一层布线3的第二层布线11。
在形成过孔插塞10之后，通过例如CVD方法在层间绝缘膜10上形成帽绝缘膜14。从而，形成图1所示的半导体器件。
以上说明了通过光刻形成使第一层布线3的图形转移的抗蚀剂图形，通过利用用作掩模的该抗蚀剂图形的RIE，蚀刻层间绝缘膜2以在层间绝缘膜2上形成布线槽2a。
根据通过例如以下方法产生的光刻数据形成该抗蚀剂图形。根据光刻数据形成光掩模，并使用该光掩模曝光抗蚀剂以形成抗蚀剂图形。下面将要说明的第一层布线3是虚的并不实际地形成在层间绝缘膜2上。因此，下面的″设置″和″删除″意味着向掩模设计数据(布线数据)增加和从其删除对应于布线等的数据。
图10是示出根据本实施例的光刻数据的产生方法的流程的流程图，以及图11A至图13B是示意性示出根据本实施例的光刻数据产生状态的图。
首先，如图10和图11A所示，从数据库获得第一层布线3的设计布局(layout)(S100)。然后，计算第一层布线3的图形覆盖率(S101)。
然后，确定条件例如第二虚布线5的宽度和图形覆盖率(S102)，并根据该确定的条件，在除了在第一层布线3的布局上如图11B所示的第一层布线3之外的区域的整个表面上产生第二虚布线5(S103)。第二虚布线5产生在除了第一层布线3之外的区域的整个表面上，因此第二虚布线5自然地还存在于不仅第二区域C而且第一区域B中。
随后，从数据库在第一层布线3和第二虚布线5的布局上获得过孔插塞10的设计布局，如图12A所示(S104)。
然后，如图12B所示设定第一区域B(S105)，并如图13A所示除去存在于第一区域B中的第二虚布线5(S106)。
最后，确定条件例如第一虚布线4的宽度和图形覆盖率(S107)，并根据该确定的条件，如图13B所示在第一区域B中产生第一虚布线4(S108)。
镀敷膜的膜形成速度和镀敷膜中的杂质浓度是密切相关的。图14是示出根据本实施例在镀敷膜的膜形成速度和镀敷膜中的杂质浓度之间的关系的曲线图。图14的曲线图表明，随着镀敷膜的膜形成速度降低，镀敷膜中的杂质浓度变高。因此，通过在希望降低镀敷膜中的杂质浓度的部分处提高镀敷膜的膜形成速度和通过在希望提高杂质浓度的部分处降低镀敷膜的膜形成速度，可以部分地控制镀敷膜中的杂质浓度。
这里，通过在布线槽附近形成虚布线槽，可以降低镀敷膜的膜形成速度。换句话说，在镀敷时，降低膜形成活化能且促进膜形成的添加剂不仅附着到布线槽的内壁而且附着到虚布线槽的内壁，从而虚布线槽中的电阻降低，并且大量地供给电流。因此，当镀敷时供给的电流恒定时，当虚布线槽在布线槽附近形成时供给布线槽中的电流降低。结果，布线槽中的镀敷膜的膜形成速度降低。
在其中在布线槽附近形成虚布线槽的情况下，膜形成速度根据虚布线槽的尺寸可变。换句话说，如上所述，添加剂附着到虚布线槽的内壁，从而随着虚布线槽的内壁具有更大的面积，布线槽中的镀敷膜的膜形成速度降低。这里，随着虚布线槽的宽度减小和密集地设置虚布线槽，虚布线槽的内壁的面积总体上变大。结果，布线槽中的镀敷膜的膜形成速度可以降低。
当在第一区域B中形成第一虚布线槽2b的情况下形成镀敷膜16时，在布线槽2a内在成为过孔插塞连接部分3a的部分处以相对高的膜形成速度形成镀敷膜16。因此，在该部分中可以形成具有低杂质浓度的镀敷膜16。同时，当在至少其宽度小于第一虚布线槽2b的宽度或者其图形孔径比大于第一虚布线槽2b的图形孔径比的第二虚布线槽2c形成在第二区域C的状态下形成镀敷膜16时，在布线槽2a中成为过孔插塞非连接部分3b的部分处以低的膜形成速度形成镀敷膜16，从而可以在相关部分中形成具有高杂质浓度的镀敷膜16。从而，本实施例可以提供使初始电特性改善和应力迁移的可靠性改善的效果。
近年来，使层间绝缘膜多孔或减薄以降低其电容率。然而，当使层间绝缘膜多孔时，层间绝缘膜的机械强度降低。同时，本实施例在第一区域B中形成具有超过0.5μm的宽度或小于25％的图形覆盖率的第一虚布线4。因此，增大了层间绝缘膜2的表面上的金属覆盖率，且可以防止层间绝缘膜2的机械强度降低。但是，在形成第一虚布线4之后，考虑到获得层间绝缘膜2的表面的平坦性，希望第一虚布线4具有小于等于100μm的宽度。
此外，本实施例还在第一区域B之外和第二区域C之外的区域中形成第二虚布线5。因此，可以进一步提高层间绝缘膜2的表面的金属覆盖率，并可以进一步防止层间绝缘膜2的机械强度降低。
不必在第一区域B之外和第二区域C之外的区域中形成第二虚布线5。并且，可以在第一区域B之外和第二区域C之外的区域中形成其宽度和图形覆盖率不同于第二虚布线5的宽度和图形覆盖率的虚布线。
(实验)下面将说明实验。在该实验中，检查在其中在布线槽附近形成虚布线槽的状态下形成镀敷膜的情况下布线的初始不合格率和应力迁移的不合格率。并且，观察过孔插塞连接区域和过孔插塞非连接部分中的布线的外形。
在实验1至3中，使用具有这样的结构的样品，其中用具有0.1μm直径的过孔插塞连接具有5μm宽度和250nm深度的第一层布线与具有0.18μm宽度和300nm深度的第二层布线。
通过与上述实施例中基本上相同的制造方法制造具有上述结构的样品。具体地说，在具有有源元件的Si衬底(半导体衬底)上形成厚度为20nm的氧化物膜，然后通过CVD方法形成厚度为300nm的具有低介电常数的SiOC基绝缘膜(层间绝缘膜)。然后，通过光刻工艺和RIE工艺形成具有5μm宽度和250nm深度的布线槽和虚布线槽。随后，通过长抛溅射方法(LTS)形成厚度为30nm的Ta膜(阻挡金属膜)和厚度为80nm的Cu膜(籽晶膜)。然后，通过电解镀敷方法形成厚度为800nm的Cu膜(镀敷膜)，并在150℃下对其进行30分钟的热处理。此外，通过CMP抛光镀敷膜以形成具有5μm宽度和250nm深度的第一层布线和虚布线。
此外，通过等离子体CVD方法形成厚度为50nm的SiC膜(帽膜)，并形成厚度为800nm的SiOC膜(层间绝缘膜)。然后，通过光刻工艺和RIE工艺形成具有0.1μm直径的过孔以及具有0.18μm宽度和300nm深度的布线槽。随后，通过长抛溅射方法(LTS)形成厚度为20nm的Ta膜(阻挡金属膜)和厚度为80nm的Cu膜(籽晶膜)。然后，通过电解镀敷方法形成厚度为800nm的Cu膜(镀敷膜)，并在150℃下对其进行30分钟的热处理。此外，通过CMP抛光镀敷膜以形成具有0.1μm直径的过孔插塞以及具有0.18μm宽度和300nm深度的第二层布线。
然后，通过等离子体CVD方法形成厚度为70nm的SiC膜(帽膜)，然后形成厚度为600nm的d-TEOS(钝化膜)和厚度为400nm的p-SiN(钝化膜)。最后，进行Al衬垫工艺过程以在表面上形成电极衬垫以便不将Cu暴露于空气。
这里，实验1中使用的样品具有以1μm间隔形成在第一区域中的3μm见方的虚布线和以0.1μm间隔形成在第二区域中的0.1μm见方的虚布线。实验2中使用的样品具有以1μm间隔形成在第一区域和第二区域中的3μm见方的虚布线。实验3中使用的样品具有以0.1μm间隔形成在第一区域和第二区域中的0.1μm见方的虚布线。
制备多个实验1至3的样品，并且，为了检查初始次品，测量布线的电阻值。并且，将其测量的电阻值是预定数值或者更高的样品确定为具有初始次品，将确定为具有初始次品的样品数目相对于每一实验的样品数目的百分数确定为初始不合格率。
为了检查应力迁移失效，进行应力迁移加速试验。用在230℃下搁置800小时的样品进行应力迁移加速试验。并且，将在应力迁移加速试验之后其电阻值相对于在应力迁移加速试验之前的电阻值增加了10％的样品确定为具有应力迁移失效。这里，经历应力迁移加速试验的样品不包括确定为具有初始次品的样品，并且将确定为具有应力迁移失效的样品的数目相对于每一实验的除了具有初始次品的样品之外的样品的百分数确定为应力迁移不合格率。
此外，通过双束设备(FIB-SEM)对其截面检查在检查应力迁移加速试验之前在过孔插塞连接区域和过孔插塞非连接部分处的第一层布线。
将参考表1说明实验结果。
(表1)
如表1所示，在实验2中初始不合格率是0％，并且在过孔插塞连接区域中没有发现微孔洞。在实验2中，应力迁移不合格率是40％，并且在过孔插塞非连接部分中发现微孔洞。推断因为在成为过孔插塞连接部分的部分和成为过孔插塞非连接部分的部分处的镀敷膜具有高的膜形成速度，所以出现这种情况，并且因为在相对大的虚布线槽形成在第一区域和第二区域中的状态下形成镀敷膜，所以在这些部分处的镀敷膜中的杂质量很小。
在实验3中，初始不合格率是4％，并且在过孔插塞连接区域中发现微孔洞。在实验3中，在过孔插塞非连接部分中发现微孔洞，而应力迁移不合格率是1％。推断因为在成为过孔插塞连接部分的部分和成为过孔插塞非连接部分的部分处的镀敷膜具有低的膜形成速度，所以出现这种情况，并且因为在相对小的虚布线槽形成在第一区域和第二区域中的状态下形成镀敷膜，所以在这些部分处的镀敷膜中的杂质量很大。
同时，在实验1中，初始不合格率是0％，并且在过孔插塞连接区域中没有发现微孔洞。推断因为在成为过孔插塞连接部分的部分处的镀敷膜具有高的膜形成速度，所以出现这种情况，并且因为在相对大的虚布线槽形成在第一区域中的状态下形成镀敷膜，所以在该部分处的镀敷膜中的杂质量很小。
并且，在实验1中，在过孔插塞非连接部分中发现微孔洞，但应力迁移不合格率是1％。推断因为在成为过孔插塞非连接部分的部分处的镀敷膜具有低的膜形成速度，所以出现这种情况，并且因为在相对小的虚布线槽形成在第二区域中的状态下形成镀敷膜，所以在该部分处的镀敷膜中的杂质量很大。
在具有如图3A和图3B所示的尺寸和图形覆盖率的虚布线形成在第一区域和第二区域终的情况下，获得与实验1的结果基本上相同的结果。
(第二实施例)将参考
第二实施例。在本实施例中将说明在第一区域中没有布置虚布线的实例。应注意，用相同的参考标号表示以与第一实施例的相同方式使用的相同的构件，将省略对与第一实施例中所述的内容重叠的内容的说明。图15是根据本实施例的半导体器件的示意性垂直截面图，以及图16是根据本实施例的半导体器件的示意性水平截面图。
如图15和图16所示，在本实施例中在第二区域C中形成具有小于等于0.5μm的宽度和大于等于25％的图形覆盖率的多个虚布线25。但是，虚布线25没有形成在第一区域B中。虚布线25或者其它虚布线没有形成在第一区域B中。虚布线25的宽度和虚布线25的图形覆盖率与图2示出的第二虚布线5的宽度和第二虚布线5的图形覆盖率类似。根据本实施例的图形覆盖率与根据第一实施例的图形覆盖率同义。
可以通过以下方法制造该半导体器件。图17是示意性示出根据本实施例的半导体器件的制造工艺的平面图。在形成第一层布线之后的工艺与第一实施例的相同，所以省略对其的说明。
如图17所示，通过例如CVD方法等在半导体衬底1上形成层间绝缘膜2，然后通过光刻等在层间绝缘膜2上形成布线槽2a、虚布线槽2d等。
在包括预定过孔插塞连接区域F的位置处形成布线槽2a。在第二区域C中形成虚布线槽2d。虚布线槽2d的宽度和虚布线槽2d的图形孔径比与图9示出的第二虚布线槽2c的宽度和第二虚布线槽2c的图形孔径比相同。根据本实施例的图形孔径比与根据第一实施例的图形孔径比同义。
在形成布线槽2a之后，通过例如溅射方法等在层间绝缘膜2上形成阻挡金属膜7，然后通过例如溅射方法在阻挡金属膜7上形成籽晶膜15。
在形成籽晶膜15之后，通过电解镀敷方法在籽晶膜15上形成镀敷膜16，并对半导体衬底1进行热处理(退火)以形成布线膜6。然后，通过CMP抛光除去在层间绝缘膜2上的布线膜6和阻挡金属膜7的不必要部分。从而，在布线槽2a中形成第一层布线3，并且在虚布线槽2d中形成虚布线25。
在本实施例中，在第一区域B中不形成虚布线槽例如虚布线槽2d，并且在第二区域C中形成虚布线槽2d以形成镀敷膜16。因此，可以获得与第一实施例基本上相同的效果。这里，在本实施例中，在第一区域B中不形成虚布线，所以可以在布线槽2a中在成为过孔插塞连接部分的部分处形成其杂质浓度低于第一实施例中的杂质浓度的镀敷膜16。
(其它实施例)本发明不局限于上述实施例的内容，在不脱离本发明的精神和范围的情况下可以适当地修改独立构件的结构、材料、设置等。例如，在上述实施例中说明了过孔插塞10连接到第一层布线3，但是可以使用接触插塞代替过孔插塞10。并且，在上述实施例中说明了第一层布线3和第二层布线11，但是实施例不局限于第一层布线3和第二层布线11。
权利要求
1.一种半导体器件，包括半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中所述插塞连接部分附近的第一区域中；以及多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。
2.根据权利要求1的半导体器件，其中所述布线具有大于等于0.3μm的宽度。
3.根据权利要求1的半导体器件，其中所述第一区域由这样的距离限定，该距离是与连接所述插塞连接部分和所述插塞的区域的中心相距所述布线宽度的一半加上至少0.5μm所得到的距离。
4.根据权利要求1的半导体器件，其中所述第二虚布线的宽度小于所述第一虚布线的宽度，且所述第二虚布线的图形覆盖率大于所述第一虚布线的图形覆盖率。
5.根据权利要求1的半导体器件，其中所述第一虚布线至少具有大于0.5μm的宽度或者小于25％的图形覆盖率。
6.根据权利要求1的半导体器件，还包括多个第三虚布线，设置在所述第一绝缘膜中包围所述第一区域和所述第二区域的第三区域中。
7.根据权利要求6的半导体器件，其中所述第三虚布线至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。
8.一种半导体器件，包括半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插塞连接部分；多个虚布线，设置在所述第一绝缘膜中所述第一区域之外但在所述布线附近除了所述第一区域之外的第二区域中，并具有小于等于0.5μm的宽度和大于等于25％的图形覆盖率，所述第一区域由这样的距离限定，该距离是与连接所述插塞连接部分和所述插塞的区域的中心相距所述布线宽度的一半加上至少0.5μm所得到的距离。
9.根据权利要求8的半导体器件，其中所述布线具有大于等于0.3μm的宽度。
10.根据权利要求8的半导体器件，其中所述虚布线具有大于等于0.01μm且小于等于0.3μm的宽度。
11.根据权利要求8的半导体器件，其中所述虚布线具有大于等于25％且小于等于70％的图形覆盖率。
12.根据权利要求8的半导体器件，还包括多个另外的虚布线，设置在所述第一区域中，且至少其宽度大于设置在所述第二区域中的所述虚布线的宽度或者其图形覆盖率小于设置在所述第二区域中的所述虚布线的图形覆盖率。
13.根据权利要求12的半导体器件，其中设置在所述第一区域中的所述另外的虚布线的宽度大于设置在所述第二区域中的所述虚布线的宽度，且设置在所述第一区域中的所述另外的虚布线的图形覆盖率小于设置在所述第二区域中的所述虚布线的图形覆盖率。
14.一种制造半导体器件的方法，包括以下步骤在半导体衬底之上形成第一绝缘膜；在所述第一绝缘膜上形成布线槽和多个虚布线槽，所述布线槽具有预定位置，所述多个虚布线槽设置在第一区域之外但在所述布线槽附近除了所述第一区域之外的第二区域中，并具有小于等于0.5μm的宽度和大于等于25％的图形孔径比，所述第一区域由这样的距离限定，该距离是与所述预定位置相距所述布线槽宽度的一半加上至少0.5μm所得到的距离；通过镀敷在所述布线槽中形成布线并在所述虚布线槽中形成多个虚布线；在形成有所述布线和所述虚布线的所述第一绝缘膜之上形成第二绝缘膜；在所述第二绝缘膜中形成具有设置在所述预定位置处的中心的孔；以及在所述孔中形成插塞。
15.根据权利要求14的制造半导体器件的方法，其中所述布线具有大于等于0.3μm的宽度。
16.根据权利要求14的制造半导体器件的方法，其中所述虚布线具有大于等于0.01μm且小于等于0.3μm的宽度。
17.根据权利要求14的制造半导体器件的方法，其中所述虚布线具有大于等于25％且小于等于70％的图形覆盖率。
18.根据权利要求14的制造半导体器件的方法，还包括以下步骤形成多个另外的虚布线沟槽，其设置在所述第一区域中，且至少其宽度大于设置在所述第二区域中的所述虚布线槽的宽度或者其图形孔径比小于设置在所述第二区域中的所述虚布线槽的图形孔径比；通过镀敷在所述另外的虚布线槽中形成另外的虚布线。
19.根据权利要求18的制造半导体器件的方法，其中设置在所述第一区域中的所述另外的虚布线槽的宽度大于设置在所述第二区域中的所述虚布线槽的宽度，且设置在所述第一区域中的所述另外的虚布线槽的图形孔径比小于设置在所述第二区域中的所述虚布线槽的图形孔径比。
20.根据权利要求14的制造半导体器件的方法，其中通过使用掩模形成所述布线槽和所述虚布线槽，所述掩模通过以下步骤获得准备表示所述布线的布线数据；向所述布线数据添加表示将要设置在除了所述布线之外的区域中的虚布线的数据；从对其添加了所述数据的所述布线数据删除表示在所述第一区域中的所述虚布线的数据；以及根据从其删除了所述数据的所述布线数据形成所述掩模。
全文摘要
一种半导体器件，具有半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中的所述插塞连接部分附近的第一区域中；多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外的所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。
文档编号H01L21/768GK1953171SQ200610162720
公开日2007年4月25日 申请日期2006年10月23日 优先权日2005年10月21日
发明者森田敏行, 西冈岳 申请人:株式会社东芝