专利名称：用于改进保护暗参考列和行免受模糊现象和串扰的n阱势垒像素的制作方法
技术领域：
本发明涉及半导体装置领域，明确地说，涉及用于图像传感器的经改进的隔离技术。
背景技水
图像传感器通常包含以行和列布置的像素单元阵列。每一像素单元包含光电转换装 置，用于将入射在所述阵列上的光转换成电信号。图像传感器还通常包含外围电路，用 于控制所述阵列的装置，且用于将电信号转换成数字图像。
图1说明典型CMOS图像传感器100的一部分。图像传感器100包含像素单元110 的阵列105。像素单元110以列和行布置，所述阵列的一部分145展示此布置具有四个 像素单元，每一行和列中具有两个像素单元。阵列105包含位于有源阵列区域115中的 像素单元110，和位于黑色区域120中的像素单元110。黑色区域120类似于有源阵列 区域115，只是通过(例如)金属层、黑色滤光片阵列或任何不透明材料来防止光到达 黑色区域120中的像素单元110的光电转换装置。可使用来自黑色区域120的像素单元 110的信号来确定阵列105的黑色电平，其用于调节图像传感器100所产生的所得图像。
图2A和图2B分别展示示范性四晶体管(4T)像素单元110的俯视布置和电气示 意图。像素单元110通过接收光的光子和将那些光子转换成电子而起作用。为此，像素 单元110中的每一者包含光电传感器205，或任何类型的光电转换装置，例如光电门、 光电导体或其它光敏装置。光电传感器205包含光电传感器电荷积聚区域210和p型表 面层215。
每一像素单元110还包含转移晶体管220，用于将来自光电传感器电荷积聚区域210 的电荷转移到浮动扩散区域225和复位晶体管230，用于在电荷转移之前，使浮动扩散 区域225复位到预定的电荷电平Vaa-pix。像素单元110还包含源极跟随器晶体管235， 用于接收并放大来自浮动扩散区域225和行选择晶体管240的电荷电平，以控制像素单 元110的内容从源极跟随器晶体管235的读出。如图2A中所示，复位晶体管230、源 极跟随器晶体管235和行选择晶体管240分别包含源极/漏极区域245、 250和255。
若干触点260、 265和270为像素单元110提供电连接。举例来说，如图2A中所示， 复位晶体管230的源极/漏极区域245通过第一触点260电连接到提供Vaa-pix的阵列电 压源极端子；源极跟随器晶体管235的栅极通过第二触点265连接到浮动扩散区域225;且输出电压Vout通过第三触点270从像素单元110输出。
再次参看图1，在阵列105的像素单元110响应于入射光而产生电荷之后，通过在 阵列105外围的电路125来读出并处理指示电荷电平的电信号。外围电路125通常包含 行选择与驱动器电路130以及列或读出选择电路135，用于激活阵列105的特定行和列； 以及其它电路140，其可包含模拟信号处理电路、模拟到数字转换电路和数字逻辑处理 电路，如此项技术中所已知。外围电路125可邻近阵列105而定位，如图1中所示。
理想上，每一光电传感器205所接收到的光直接从正被成像的来源行进穿过面向光 剌激的像素表面，并撞击光电传感器205。然而，实际上，进入光电子转换器的光通过 像素结构的反射和折射而发生散射。因此，单个光电传感器205可接收漫射光，例如既 定用于阵列中的相邻光电传感器的光。此漫射光(被称为光学"串扰")降低了所渲染 图像的质量和准确性。随着成像器变得更小且阵列像素密度增加，与光学串扰相关联的 问题变得越来越明显。
光学串扰在彩色成像器中尤其成问题，其中每一像素承担专门的光检测作用。典型
像素中的光电传感器对较宽的光能量谱敏感。因此，像素阵列的像素提供光加强信3 (light intensive signal)。可使用彩色滤光片来限制撞击特定光电传感器的光的波长，以 提供彩色图像。在彩色成像器中，彩色滤光片镶嵌阵列(color filter mosaic array， CFA) 布置在相应光电传感器的光径中，以给予成像器色彩敏感性。在大多数情况下，使用红 绿蓝(RGB)三色图案，使得每一像素单元响应这些颜色中的一者，不过也可使用其它 彩色图案。CFA以某一图案布置，其中已知的拜耳图案(Bayer pattern) 145 (图l)为 所使用的主要布置。结果是能够在可见光谱中渲染彩色图像的成像器。
理想上，每一光电传感器将只接收既定供其转换的那些波长的光。然而，实际上， 像素之间的光学串扰允许光直接穿过一个彩色滤光片以撞击另一像素，导致所述像素记 录比正被査看的图像中实际存在的光更多的光。另外，CFA的缺陷将允许呈(例如)进 入红像素的一些蓝光和绿光或进入蓝像素和绿像素的红光的形式的额外串扰。所述各种 类型的串扰降低了所产生图像的准确性。
另外，为了获得高质量图像，重要的是，外围电路125不干扰阵列105的像素单元 110。在操作期间，外围电路125产生电荷载流子，例如电子。如果外围电路125邻近 于阵列105,那么外围电路125所产生的电子可能行进到阵列像素单元110 (尤其是在 邻近外围电路125的阵列105的边缘上的那些像素单元110)并对其进行干扰。干扰电 子被误解为真实像素信号，且可能发生图像失真。
常规图像传感器100中所遇到的另一问题是有源阵列区域115对黑色区域120的干扰。当非常亮的光入射在有源阵列区域115的邻近黑色区域120的像素单元110上时， 可能发生模糊现象，且来自有源阵列区域115的这些像素单元110的过量电荷可能行进 到邻近黑色区域120中的像素单元110，并对其进行干扰。这可能导致不准确的黑色电 平以及所得图像的失真。
模糊现象和电子扩散穿过P-外延(Epi)和P+衬底两者也是可能的，且可能取决于 Epi的厚度、衬底掺杂和少数载流子在硅中的寿命。虽然已经使用势垒像素来减少穿过 P-Epi的扩散分量，但当将不充分的空间分配给势垒像素时，势垒像素仍允许穿过衬底 的模糊现象和扩散。随着Epi的厚度增加，穿过Epi的模糊现象的效应也增加。必须在 阵列与暗像素之间分配许多势垒像素，以减少模糊现象和电子扩散。所分配的像素单元 的数目视P-Epi和/或P+衬底中的扩散长度(电子可行进的长度)而定。
因此，具有经改进的图像传感器将是有利的，其中通过要求减少数目的像素投入到 势垒区，使得黑色区域所经历的来自有源区域的干扰减少，黑色区域上来自外围电路的 干扰减少，且/或改进图像传感器。
发明内容
本发明的示范性实施例提供一种经改进的用于隔离图像传感器的装置的势垒区域。 所述经改进的势垒区域包含通过组合势垒像素与一个或一个以上N阱条带或通过将一 个或一个以上N阱植入物并入势垒像素的光电传感器植入物中，来增强势垒像素的隔离 特性。
本发明的前述和其它优势和特征将从下文参考附图而提供的对示范性实施例的详
细描述变得更加明显，其中
图1是常规图像传感器的俯视平面图框图； 图2A是常规CMOS像素单元的俯视平面图； 图2B是图2A的像素单元的示意图3A和图3B是根据本发明示范性实施例的图像传感器的俯视平面图框图； 图3C是包含象征中性P- EPI中的电子扩散的箭头的目前技术水平的势垒像素； 图3D是包含象征中性P- EPI中的电子扩散的箭头的N阱势垒像素； 图4A到图4F描绘在中间处理阶段形成图3A的N阱势垒区域的实例； 图5描绘像素PD下方的N阱势垒区域的实例； 图6A和图6B描绘使N阱区域偏置的方式的实例；以及图7是根据本发明示范性实施例的处理器系统的框图。
具体实施例方式
在以下详细描述内容中参考附图，附图形成本发明的一部分且说明可实践本发明的 具体实施例。在图式中，相同参考标号在若干视图中始终描述相同元件。以充分的细节 描述这些实施例，以使得所属领域的技术人员能够实践本发明，且应理解，可利用其它 实施例，目.可在不脱离本发明的精神和范围的情况下，作出结构、逻辑和电性改变。
术语"衬底"应理解为包含硅、绝缘体上硅(SOI)或蓝宝石上硅(SOS)技术、
掺杂和未掺杂半导体、由基底半导体或其它基座支撑的外延硅层，以及其它半导体结构。 此外，当在以下描述内容中提到"衬底"时，可能已经利用先前工艺步骤来在基底半导 体结构或基座中形成区域或结。另外，半导体无需是基于硅的，而是可基于硅-锗、锗、 砷化镓或其它半导体材料。
术语"像素"或"像素单元"指代含有光电转换装置以将电磁辐射转换成电信号的 图元单位单元。通常，图像传感器中所有像素单元的制造将以类似方式同时进行。
图3A描绘根据本发明示范性实施例的图像传感器300的一部分的俯视图。图像传 感器300包含像素阵列305，像素阵列305包含有源阵列区域115和黑色区域120。还 存在邻近于阵列305的外围电路125。外围电路125可包含行选择电路130和列选择 或读出电路135，用于激活阵列105;以及其它电路140，其可包含模拟信号处理电路、 模拟到数字转换电路和数字逻辑处理电路。图像传感器300的配置仅仅是示范性的。因 此，图像传感器300不需要包含邻近于阵列305的外围电路125，且/或阵列305不需要 包含黑色区域120。图3A还包含N阱势垒像素310，其通过在势垒区内添加N阱植入 物而形成。在图3A中，N阱势垒像素310可环绕整个阵列305，包含有源阵列区域115 和黑色区域120。其它大小或环绕其它组件的N阱势垒像素也在本发明的范围内。当定 位在像素单元IIO与外围电路125或其它串扰、模糊现象来源或其它干扰源之间的空间 中时，可成功地使用N阱势垒像素。N阱势垒像素可如图3A中所示为连续的，或可包 含定位在所需之处的一连串各个N阱势垒像素，以减少有源阵列区域115与黑色区域 120之间的干扰。在示范性实施例中，N阱势垒像素定位在位于有源阵列区域115与黑 色区域120之间的势垒区域中。
图3B描绘根据本发明另一示范性实施例的图像传感器315的俯视图。图像传感器 315类似于图像传感器300，只是图像传感器315包含暗参考行320和暗参考列325与 330，而图像传感器300仅包含位于黑色区域120中的黑色像素。类似于图3A的黑色区域120，暗参考行320和暗参考列325与330包含像素单元110,其中防止光到达像素 单元110的光电转换装置。暗参考行320和暗参考列325和330以与黑色区域120类似 的方式操作。因此，在没有与(例如)势垒像素的隔离的情况下，暗参考行320和暗参 考列325与330可能经历来自有源阵列区域115的像素单元或外围电路125的干扰。在 图3B中，通过在势垒像素内添加N阱植入物而形成的N阱势垒区335位于有源阵列区 域115与暗参考行320以及暗参考列325与330之间的空间中。其它大小或环绕其它组 件的N阱势垒像素区在本发明的范围内。
图3<:是包含象征中性^ EPI中的电子扩散的实线箭头的目前技术水平的势垒像素。 图3C包含位于黑色区域(例如图3A的黑色区域120，或图3B的暗参考列325和330 以及暗参考行320)中的暗像素335。图3C中还包含位于势垒区域中的四个势垒像素 340、 345、 350和355，以及位于有源阵列中的有源像素360。另外，包含亮区块365， 其在光源与暗像素335以及势垒像素340、 345、 350和355之间提供势垒。光进入位于 有源阵列中的有源像素360，且穿过中性P-EPI层370而扩散。尽管存在势垒像素340、 345、 350和355，但暗像素335接收来自进入位于有源阵列中的有源像素360的光的经 扩散电子。图3C中还展示P+衬底375。
图3D是包含象征中性P- EPI中的电子扩散的实线箭头的N阱势垒像素。如图所示， N阱N区域380位于势垒像素345和350下面。在此情况下，当光进入有源像素360时， 电子被扩散穿过中性P- EPI区域370。位于势垒像素345和350下面的N阱N区域380 吸收扩散的电子，使得极少数(如果有的话)经扩散电子到达中性P- EPI区域385。 N 阱N区域确保暗像素335所遇到的光被减到最小。在势垒区域中添加N阱通过减少或 消除N阱隔离区域380下方的势垒像素区中的中性P-PEI区域来改进势垒区域的隔离特 性。所述像素下的N阱区域必须以正电压偏置才成为有效的。此电压电位可由像素内的 现存经偏置区域或额外触点供应。举例来说，且并非限制，如果仅在PD 205下方植入， 那么N阱区域可由PD电位或到达PD区域的外部触点偏置。或者，如果N阱在整个像 素单元IIO下植入，那么可通过vaa-pix触点260和源极/漏极区域245来偏置N阱区域。 图6A说明正被偏置成vaa-pix的N阱条带，vaa-pix可为任何正电位。图6B说明仅在可 偏置成PD电位或直接连接到vaa-pix的光电二极管下的N阱。
以说明性方式，图3A的图像传感器300和图3B的图像传感器315为CMOS图像
传感器，且阵列305包含CMOS像素单元110。然而，应注意，本发明的实施例包含其
它固态成像器阵列，包含CCD图像传感器和类似装置中所使用的固态成像器阵列。在
此情况下，阵列305将代替地包含适合CCD图像传感器或类似装置的像素单元和外围电路。
应进一步注意，像素单元110的配置只是示范性的，目.如此项技术中已知的，可作 出各种改变，且像素单元110可具有其它配置。尽管结合四晶体管(4T) CMOS像素单 元110来描述本发明，但本发明也可被并入到具有不同数目的晶体管的其它CMOS像素 电路中。在非限制的情况下，此电路可包含三晶体管(3T)像素单元、五晶体管(5T) 像素单元、六晶体管(6T)像素单元和七晶体管像素单元(7T)。 3T单元可省略转移晶 体管或行选择晶体管。5T、 6T和7T像素单元与4T像素单元的不同之处在于分别添加 了一个、两个或三个晶体管r例如快门晶体管(shutter transistor)、抗模糊现象晶体管、 双转换增益晶体管等。
通过在势垒像素的光电传感器植入物中添加一个或一个以上N阱植入物来增强图 3A的N阱势垒区310和图3B的N阱势垒区335的隔离特性。N阱像素植入区域的耗 尽深度比典型的光电传感器耗尽在Epi硅中达到的深度更深。用N阱势垒耗尽整个Epi 厚度为暗参考像素(例如，黑色区域13 (图3A)、暗参考行320 (图3B)和暗参考列 325和330 (图3B))提供最佳的串扰和模糊现象保护。N阱势垒像素的N阱条带或N 阱植入物的增加的深度通过将其耗尽深度延伸到CMOS成像器P+衬底深度，来改进势 垒像素在偏置时收集"漫射"电子的能力。N阱势垒像素的增加的隔离能力导致阵列105 的专用于充当势垒的像素单元110较少。一般来说，N阱N区域的剂量浓度为lX10l6/cm3 到lXl(V8/cm3，其中优选浓度为5X10'6/cm3到5X10力cm3。 N阱N区域的深度的一般 范围是0.5微米到3微米，其中优选深度是1微米到2微米。 一般来说，光电二极管N 区域的剂量浓度为1X10'6/cm3到lX1018/cm3，其中优选浓度为5 X 1016/cm3至lj 5X 1017/cm3。光电二极管N区域的深度的一般范围是0.25微米到1.5微米，其中优选深度 是0.4微米到1.0微米。
图4A到图4F描绘根据本发明一个示范性实施例的N阱势垒区域310的制造步骤。 本文所描述的动作中的任何一者都不需要特定的次序，除了那些逻辑上要求先前动作的 结果的动作。因此，虽然将下文的动作描述为以一般次序执行，但所述次序只是示范性 的，且可改变。
参看图4A到图4F， N阱势垒区域310可与阵列305 (图3A和图3B)的像素单元 同时形成。而且，多个N阱势垒区域310的形成可同时且以类似方式进行，如下文结合 图4A到图4F所述。
如图4A到图4F中所示，在P+衬底400上方且在P- EPI层405的表面处形成N阱
势垒区域425。如上文所述，可能已经利用了先前工艺步骤来在衬底400或P- EPI层405中形成区域(未图示)或结(未图示)。举例来说，在形成N阱势垒区域425之前，可 通过已知技术在衬底400或EPI层405中形成隔离区域，例如浅沟槽隔离区域。图4A 展示开始P+衬底400和P- EPI层405。
图4B展示添加第一绝缘层410、导电层415和第二绝缘层420。由(例如)氧化硅 制成的第一绝缘层410生长或沉积在P- EPI层405上。第一绝缘层410充当随后形成的 转移晶体管220和复位晶体管230的栅极氧化物层。接下来，导电材料层415沉积在第 一绝缘层410上。导电层415充当随后形成的转移晶体管220和复位晶体管230的栅极 电极。导电层415可为多晶硅层，其可掺杂为n型。第二绝缘层420沉积在导电层415 上。第二绝缘层420可由(例如)氧化物(Si02)、氮化物(氮化硅)、氮氧化物(氮氧 化硅)、ON (氧化物-氮化物)、NO (氮化物-氧化物)或ONO (氧化物-氮化物-氧化物) 形成。可通过常规沉积方法(例如，化学气相沉积(CVD)或等离子体增强的化学气相 沉积(PECVD)等等)来毯覆式形成层410、 415、 420。
如图4C中所示，N阱势垒区域425形成于P-EPI层405的表面，P-EPI层405以 说明性方式为p型区域。而且，如图4C中所示，P阱区域也可形成于P- EPI层405的 表面。N阱植入物425形成于EPI层405中，从第一绝缘层410下方的点且延伸到栅极 堆叠435的预期位置之间。可通过已知方法，例如且非限制，通过植入相对较快扩散的 N型原子，来形成N阱植入物425。所说明的像素是形成于有源阵列像素与黑色像素之 间的势垒像素。
如图4D中所示，接着对层410、 415、 420进行图案化和蚀刻，以形成图4D中所 示的转移晶体管220和复位晶体管230 (图2A和图2B)多层栅极堆叠435到440。本 发明不限于上文所述的栅极堆叠435到440的结构。根据需要且如此项技术中已知，可 添加额外层，或可改变栅极堆叠435到440。举例来说，硅化物层(未图示)可形成于 导电层415与第二绝缘层420之间。硅化物层可包含于转移晶体管与复位晶体管栅极堆 叠435到440中，或包含于图像传感器电路中的所有晶体管栅极结构中，且可为硅化钛、 硅化钩、硅化钴、硅化钼或硅化钽。此额外导电层还可为势垒层/折射物金属，例如TiN/W 或W/Nx/W，或其可完全由WNx形成。
如图4E中所描绘，通过巳知方法植入浮动扩散区域445 (在图2A中还被展示为浮 动扩散区域225)，以实现图4E中所示的结构。将浮动扩散区域445形成为邻近于栅极 堆叠435和440的n型区域。浮动扩散区域445形成于转移晶体管220 (图2A)栅极堆 叠与复位晶体管230 (图2A)栅极堆叠之间。可使用任何合适的n型掺杂剂，例如磷、 砷或锑。如图4F中所描绘，将电荷积聚区域450植入P- EPI层405中。以说明性方式，电 荷积聚区域450为轻度掺杂的n型区域。在另一实施例中，电荷积聚区域450可为重度 掺杂的n+区域。n型掺杂剂(例如磷、砷或锑)可通过开口植入，且进入P-EPI层405 中。多个植入物可用于修整区域450的外形。如果需要的话，可进行有角度的植入，以 形成区域450，以便以相对于EPI层405的表面成除90度之外的角度实行植入。电荷积 聚区域450可与像素单元110的光电传感器电荷积聚区域210同时形成。
视情况，可植入类似于像素单元110的光电传感器205的p型表面层215 (图2A) 的p型表面层455。将经掺杂的表面层455掺杂为第一导电类型。以说明性方式，经掺 杂的表面层455为高度掺杂的p+表面层。可使用p型掺杂剂(例如，硼、铟或任何其它 合适的p型掺杂剂)来形成p+表面层455。
可通过已知技术来形成p+表面层455。举例来说，可借助于通过光致抗蚀剂层中的 开口植入p型离子来形成层455。或者，可通过气体源等离子体掺杂工艺，或通过使p 型掺杂剂从原位掺杂的层或沉积在待形成层455的区上的经掺杂氧化物层来形成层455。
可使用常规处理方法来完成N阱势垒区域425。可形成绝缘、屏蔽和金属化层，以 连接栅极线，且提供到达Vaa-pix的连接，以及到达N阱势垒区域425的其它连接。另 外，可用由(例如)二氧化硅、BSG、 PSG或BPSG制成的钝化层(未图示)来覆盖整 个表面，所述钝化层经CMP平坦化且经蚀刻以提供接触孔，所述接触孔接着被金属化 以提供触点。还可使用常规的导体和绝缘体层来互连所述结构，且将电荷积聚区域450 连接到Vaa-pix。具体地说，可使用任何合适的导电材料(例如金属)来形成连接；且可 使用任何合适的导电材料来形成触点。图5说明仅位于光电二极管(PD)下面的N阱 区域的替代实例。
图7说明包含图3A的图像传感器300的处理器系统700。在替代实施例中，系统 700可包含图3B的图像传感器315。系统700示范具有可包含图像传感器装置的数字电 路的系统。在非限制的情况下，此系统可包含计算机系统、相机系统、扫描仪、机器视 觉、车辆导航、视频电话、监视系统、自动聚焦系统、天体跟踪器系统、运动检测系统、 图像稳定化系统和数据压缩系统。
系统700 (例如相机系统)通常包括中央处理单元(CPU) 705，例如微处理器，其
通过总线715与输入/输出(1/0)装置710通信。图像传感器300也通过总线715与CPU
705通信。处理器系统700还包含随机存取存储器(RAM) 720，且可包含可移除存储
器725，例如快闪存储器，其也通过总线715与CPU 705通信。图像传感器300可与处
理器(例如CPU、数字信号处理器或微处理器)组合，具有或不具有与处理器在单个集成电路上或在不同芯片上的存储装置。
再次注意，上文的描述内容和图式是示范性的，且说明实现本发明的目标、特征和 优势的优选实施例。不希望本发明限于所说明的实施例。属于所附权利要求书的精神和 范围内的对本发明的任何修改应被视为本发明的一部分。
权利要求
1. 一种图像传感器，其包括衬底；像素单元阵列，其形成为与所述衬底相关联，其中所述像素单元阵列包含有源阵列区域和黑色区域；以及至少一个N阱像素隔离区域，其形成于所述有源阵列区域与所述黑色区域之间。
2. 根据权利要求1所述的图像传感器，其进一步包括邻近于所述阵列的外围电路，其 中所述至少一个N阱像素隔离区域包含定位在所述黑色区域的至少一个像素单元 与所述外围电路之间的部分。
3. 根据权利要求1所述的图像传感器，其中所述阵列包括包含第一像素单元部分的有 源阵列区域，以及包括不在所述有源阵列区域中的第二像素单元部分的至少一个黑 色区域，且其中所述至少一个N阱像素隔离区域在所述有源阵列区域与所述至少 一个黑色区域之间。
4. 根据权利要求3所述的图像传感器，其中所述第二像素单元部分包含邻近于所述有 源阵列区域的第一侧的第一黑色区域，以及邻近于所述有源阵列区域的第二侧的至 少一第二黑色区域，所述第一和至少第二黑色区域用于确定所述阵列的黑色电平， 且其中所述至少一个N阱像素隔离区域定位在所述有源阵列区域与所述第一和至 少第二黑色区域之间。
5. 根据权利要求3所述的图像传感器，其中所述至少一个N阱像素隔离区域环绕所 述有源阵列区域。
6. 根据权利要求3所述的图像传感器，其中所述至少一个N阱像素隔离区域环绕所 述至少一个黑色区域。
7. 根据权利要求l所述的图像传感器，其进一步包括多个N阱像素隔离区域。
8. 根据权利要求1所述的图像传感器，其中所述至少一个N阱像素隔离区域被配置 为所述阵列中的像素单元的至少一部分。
9. 根据权利要求8所述的图像传感器，其中所述N阱像素隔离区域被配置为所述阵 列中的一行像素单元。
10. 根据权利要求8所述的图像传感器，其中所述N阱像素隔离区域被配置为所述阵 列中的一列像素单元。
11. 根据权利要求l所述的图像传感器，其中所述图像传感器为CMOS图像传感器。
12. —种图像传感器，其包括像素单元阵列，所述阵列包括包含第一像素单元部分的有源阵列区域和用于确定 所述阵列的黑色电平的至少一个黑色区域，所述至少一个黑色区域包含不在所述有 源阵列区域中的第二像素单元部分；外围电路，其邻近于所述阵列；以及至少一个N阱像素隔离区域，其在所述阵列与所述外围电路以及所述阵列与所 述至少一个黑色区域之间。
13. —种用于隔离图像传感器的装置的势垒区域，所述势垒区域包括衬底；以及 N阱像素隔离区域。
14. 根据权利要求13所述的势垒区域，其中所述N阱像素隔离区域被配置为一组像素 单元。
15. 根据权利要求13所述的势垒区域，其中所述N阱像素隔离区域被配置为一行像素 单元。
16. 根据权利要求13所述的势垒区域，其中所述N阱像素隔离区域被配置为一列像素 单元。
17. 根据权利要求13所述的势垒区域，其中所述N阱像素隔离区域包含N阱植入物。
18. 根据权利要求13所述的势垒区域，其中所述N阱像素隔离区域包含N阱条带。
19. 一种处理器系统，其包括(i) 处理器；以及(ii) 图像传感器，其耦合到所述处理器，所述图像传感器包括衬底；像素单元阵列，其与所述衬底相关联；至少一个N阱像素隔离区域，其邻近于至少一个像素单元而形成于所述衬底 上。
20. 根据权利要求19所述的处理器系统，其中所述图像传感器为CMOS图像传感器。
21. 根据权利要求19所述的处理器系统，其中所述图像传感器为CCD图像传感器。
22. 根据权利要求19所述的处理器系统，其进一步包括邻近于所述阵列的外围电路， 其中所述至少一个N阱像素隔离区域在所述阵列与所述外围电路之间。
23. 根据权利要求19所述的处理器系统，其中所述阵列包括包含第一像素单元部分的 有源阵列区域，和包含不在所述有源阵列区域中的第二像素单元部分的至少一个黑色区域，其用于确定所述阵列的黑色电平，且其中所述至少一个N阱像素隔离区 域定位在所述有源阵列区域与所述至少一个黑色区域之间。
24. —种形成用于隔离图像传感器的黑色区域的势垒区域的方法，所述方法包括以下动 作形成有源像素阵列； 形成包含像素阵列的黑色区域；以及在所述有源像素阵列与所述黑色像素区域之间的位置处形成N阱像素隔离区域。
25. 根据权利要求24所述的方法，其中形成所述N阱像素隔离区域的所述动作包括形 成所述N阱像素隔离区域以使其定位在像素单元阵列的一部分内。
26. 根据权利要求24所述的方法，其中形成所述N阱像素隔离区域的所述动作包含将 所述N阱像素隔离区域形成为一行像素单元。
27. 根据权利要求24所述的方法，其中形成所述N阱像素隔离区域的所述动作包括将 所述N阱像素隔离区域形成为一列像素单元。
28. —种形成图像传感器的方法，所述方法包括提供衬底；提供与所述衬底相关联的像素单元阵列，其中所述像素单元阵列包含有源阵列区 域和黑色区域；以及形成定位在所述有源阵列区域与所述黑色区域之间的至少一个N阱像素隔离区 域。
29. 根据权利要求28所述的方法，其进一步包括邻近于所述阵列的外围电路，其中所 述至少一个N阱像素隔离区域的一部分定位在所述黑色区域与所述外围电路之间。
30. 根据权利要求28所述的方法，其中黑色区域包含邻近于所述有源阵列区域的第一 侧的第一黑色区域，以及邻近于所述有源阵列区域的第二侧的至少一第二黑色区域，所述第一和至少第二黑色区域用于确定所述阵列的黑色电平，且其中所述N 阱像素隔离区域的一部分定位在所述第一黑色区域和第二黑色区域与所述有源阵 列区域之间。
31. 根据权利要求28所述的方法，其中形成所述至少一个N阱像素隔离区域的所述动 作包括形成环绕所述有源阵列区域的所述至少一个N阱像素隔离区域。
32. 根据权利要求28所述的方法，其中形成所述至少一个N阱像素隔离区域的所述动 作包括形成环绕所述黑色区域的所述至少一个N阱像素隔离区域。
33. —种形成图像传感器的方法，所述方法包括在衬底上提供像素单元阵列，其中所述阵列包含有源阵列和黑色区域； 提供邻近于所述像素单元阵列的外围电路；以及形成定位在所述外围电路与所述黑色区域之间的至少一个N阱像素隔离区域。
34.根据权利要求33所述的方法，其中形成至少一个N阱像素隔离区域的所述动作包 含在所述有源阵列与所述黑色区域之间形成所述N阱像素隔离区域的一部分。
全文摘要
用于使图像传感器的像素阵列的一个或一个以上暗区域与有源阵列或与外围电路隔离的势垒区域包含N阱像素隔离区域。所述N阱像素隔离区域包含至少一个N阱植入物或至少一个N阱条带。所述N阱像素隔离区域邻近像素单元，所述像素单元包括所述暗区域。在所述势垒区域中添加N阱会通过减少或消除所述N阱隔离区域下方的势垒像素区中的中性P-EPI区域来改进所述势垒区域的隔离特性。
文档编号H01L27/146GK101427375SQ200780014216
公开日2009年5月6日 申请日期2007年4月9日 优先权日2006年4月21日
发明者因纳·帕特里克, 理查德·A·毛里松 申请人:美光科技公司