用于通过基于受应力的注入掩膜的应力记忆法而形成受应变的晶体管的方法

专利名称：用于通过基于受应力的注入掩膜的应力记忆法而形成受应变的晶体管的方法
技术领域：
本文所揭示的专利标的大体有关于集成电路的形成，且更特别的
是有关于通过使用应力弓I发源(例如，受应力的被覆层(stressed overlayer) 及类似者)来形成具有受应变的信道区(strained channel region)的晶体 管，以增进MOS晶体管之信道区内的电荷载子移动率(charge carrier mobility)。
背景技术：
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形 成大量的电路元件，其中场效晶体管为包括数字电路之复杂电路的重 要元件。 一般而言，目前已实施多种工艺技术，其中，对于复杂的电 路，例如微处理器、储存芯片、及类似者，由于有鉴于操作速度及/或 耗电量及/或成本效率的优异特性，CMOS技术为目前最有前景的方法 之一。在使用CMOS技术来制造复杂的集成电路期间，有数百万个晶 体管(亦即，N信道晶体管与P信道晶体管)形成于包含结晶半导体层的 基板上。不论所考量的是N信道晶体管还是P信道晶体管，MOS晶体 管都含有所谓的PN接面(junction)，其系由以下两者的界面形成高浓 度掺杂的(highly doped)漏极/源极区、配置于该漏极区与该源极区之间 的反向掺杂信道区(inversely doped channel region)。
用形成于信道区附近且通过薄绝缘层而与该信道区分隔的栅极电 极来控制信道区的导电率，亦即导电信道的驱动电流能力。在施加适 当的控制电压于栅极电极来形成导电信道后，信道区的导电率会取决 于掺杂浓度、多数电荷载子的移动率，且对于信道区在晶体管宽度方 向的给定延伸部分而言，其系取决于源极区与漏极区之间的距离，该 距离也被称作信道长度。因此，信道区的导电率为决定MOS晶体管之 效能的主要因素。因此，减少信道长度，以及减少与信道长度相关联的信道电阻率，以致信道长度成为用来提高集成电路之操作速度的重要设计准则。
然而，持续縮减晶体管尺寸涉及多项与此相关联的问题(例如，信道的可控制性减少，这也被称作短信道效应、及类似者)必须加以解决，以免过度地抵消掉逐步减少MOS晶体管信道长度所得到的优势。持续减少关键尺寸(亦即，晶体管的栅极长度)则需要适应以及可能需要开发高度复杂的工艺技术，例如，用来补偿短信道效应。已有提出可通过对于给定信道长度增加信道区的电荷载子移动率，从而提供实现改善效能的潜力，而能与未来技术节点的进展匹敌，同时避免或至少延缓
在与装置縮放尺寸(device scaling)相关联之工艺适应所遇到的许多问题。
用来增加电荷载子移动率的一个有效机构是修改信道区内的晶格结构，例如通过在信道区附近产生拉伸(tensile)或压縮(compressive)应力以便在信道区内产生对应的应变(stmin)，其分别导致用于电子和电洞之修改的移动率。例如，就标准的晶向(crystallographic orientation)而言，在信道区中沿着信道长度方向产生单轴拉伸应变增加了电子移动率，其中，取决于拉伸应变的大小与方向，可增加移动率百分之50或更多，接着可直接转化成导电率的对应增加量。另一方面，就组构与上述相同的信道区而言，单轴压縮应变可增加电洞之移动率，从而提供提高P型晶体管之效能的潜力。引进应力或应变工程技术至集成电路制造是对于下一代装置而言极有前景的方法，因为，例如，受应变的硅可视为是"新型"的半导体材料，这使得制造快速强力的半导体装置成为有可能而不需昂贵的半导体材料，同时仍可使用许多广为接受的制造技术。
在某些方法中，企图使用由例如永久性覆盖层、间隔体元件及类似者所产生的外应力(extemal stress)来产生想要的应变于信道区内。虽然是有前景的方法，但对于例如以接触层、间隔体(spacer)及类似者来提供外应力至信道区内以产生想要的应变于其中，通过施加指定的外应力而在信道区中产生应变的工艺可能取决于应力转移机构的效率。因此，对于不同的晶体管类型，必须提供不同的受应力的被覆层，导致复数个额外之工艺步骤，其中，特别是，任何额外的微影步骤
6(lithography step)都会使整体的生产成本显著增加。
在另一方法中，系于中间制造阶段，在栅极电极附近形成大体非晶化区(substantially amorphized region),然后在开》成于晶体管区域上方的受应力层(stressed layer)之存在下，可使它再结晶。在用于使晶格再结晶的退火工艺期间，在有由被覆层产生的应力下，晶体会成长并且产生受应变的晶体。于再结晶后，可移除牺牲应力层，其中在再成长晶格部分内仍可"保留"一些应变量。这种效应一般称作应力记忆(stressmemorization)。虽然确实的机构尚未完全了解，咸信在覆盖之多晶硅栅极电极中会产生某一程度的应变，即使应力引发层移除后，它仍会存在。由于在移除初始应力层后该栅极结构仍维持着某些应变量，对应的应变也可转到再成长的晶体部分，从而也可保持某一部分的初始应变。
该应力记忆技术有利于与其它的"永久性"应变引发源结合，例如受应力的接触式蚀刻中止层、受应变的嵌入半导体材料及类似者，以便增加应变引发机构的整体效率。不过，习知策略可能需要另一微影工艺用来图案化与晶体管类型有关的额外牺牲应力层，从而使整体的生产成本更为增加。
本发明系针对各种方法可用来避免或至少减少上述问题中之一个或多个效应。

发明内容
以下提出本发明之简化的概要以供基本了解本发明的某些态样。此概要并非本发明的彻底总结。其非意欲识别本发明的关键或重要元件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细之说明的前言。
一般而言，本发明系有关于一种用应力记忆法来形成具有受应变的信道区之晶体管元件的技术，其中可减少微影步骤的数目，从而也可减少高度先进集成电路的整体生产成本。应力记忆技术的微影歩骤数目可通过形成注入掩膜(implantation mask)以便包含高本征应力(intrinsic stress)来减少，其中在退火工艺期间，在有注入掩膜存在的情况下，在各个被注入掩膜覆盖的晶体管元件中可有效地转移本征应力。结果，由于数种制造阶段可能需要用到注入掩膜(通常用来作为抗蚀剂
掩膜(resistmask))，各个微影步骤可有效率地用来图案化具有想要之应力特性的硬掩膜注入层。因此，该应力记忆技术可有效地与其它的应变引发机构组合，同时不需要额外的光微影(photolithography)步骤。
根据本文所揭示之一例示实施例， 一种方法包含用第一注入掩膜覆盖接收具有第一导电类型的掺杂(dopant)物种的第一区，该第一区
是在半导体层中且与第一栅极电极相邻，该第一注入掩膜包含指定的第一本征应力。该方法更包含注入具有第二导电类型的掺杂物种至与第二栅极电极相邻的第二区中，其中该第二区未被该第一注入掩膜覆盖。最后，在该第一注入掩膜之受应力部分(stressed portion)存在的情况下，退火该第一区与该第二区。
根据本文所揭示之另一例示实施例， 一种方法包含将第一掺杂物种导入第一晶体管中，同时用第一注入掩膜覆盖第二晶体管，该第
一注入掩膜包含第一本征应力。此外，该方法包含在至少该第一注入掩膜之受应力部分存在的情况下，退火该第一及第二晶体管。
根据本文所揭示之另一例示实施例， 一种方法包含形成第一注入掩膜以暴露出第一晶体管且覆盖第二晶体管，其中该第一注入掩膜包含第一类型的本征应力。此外，基于该第一注入掩膜，将第一掺杂物种导入该第一晶体管中。然后，在至少该第一注入掩膜之受应力部分存在的情况下，退火该第二晶体管。另外，形成第二注入掩膜以覆盖该第一晶体管且暴露出该第二晶体管，其中该第二注入掩膜包含第二类型的本征应力。此外，基于该第二注入掩膜来将第二掺杂物种导入该第二晶体管中，且在至少该第二注入掩膜之受应力部分存在的情况下，退火该第一晶体管。


参考以下结合附图的说明可了解本发明，图中相似的元件用相似的元件符号表示，且其中
图la至图le系根据本文所揭示的例示实施例示意地图标两个不
同之晶体管处于不同制造阶段期间的剖面图，该等晶体管系基于受应
力的注入掩膜来界定漏极/源极区；图2a至图2e系根据本文所揭示的另一例示实施例示意地图标半导体装置处于不同制造阶段期间的剖面图，该半导体装置系界定延伸区和漏极和源极区，其中系基于受应力的注入掩膜来执行延伸区的注入顺序；以及
图3a至图3f系根据本文所揭示的另一例示实施例示意地图标处于不同制造阶段期间的半导体装置，该半导体装置系基于受应力的注入掩膜来界定漏极和源极区，其中在共同工艺中可形成各个注入掩膜和侧壁间隔体。
尽管本文所揭示的专利标的容许各种修改和替代性的形式，仍经由附图中的范例显示其特定之实施例并且详述于本文。然而，应了解，本文所描述的特定实施例不是想要把本发明限制成为所揭示的特定形式，反而是，本发明是要涵盖落入由所附之申请专利范围所界定之本发明精神及范畴内的所有修改、等效及替代者。
具体实施例方式
以下描述本发明的各种例示实施例。为了使说明清楚，本专利说明书没有描述实际实作的所有特征。当然，应了解，在开发任一此类的实际实施例时，必需做许多实作特定的决策以达成开发人员的特定目标，例如符合与系统相关及商务相关的限制，这些都会随着每一个实作而有所不同。此外，应了解，此类开发既复杂又花时间，不过对本领域之一般技术人员而言在阅读本揭示内容后将是例行工作一般。
现在将参照附图来描述本专利标的。示意地图标于附图中的各种结构、系统及装置均仅供解释且藉此使本发明不会被熟谙此艺者所习知的细节混淆。虽然如此，仍纳入附图用来描述及解释本发明的例示实施例。应理解及解释本文所使用之字汇和词组的意思都与本领域之技术人员所理解的一致。本文没有特别定义的术语或词组(亦即，与熟谙此技艺者所理解的一般及业界惯用意义不同的定义)想要用术语或词组的一贯用法来暗示。在这个意义上，于想要术语或词组具有特定的意思时，亦即，不同于熟谙此技艺者所理解的意思，该特殊定义会在本专利说明书中以直接明白的定义方式提供该术语或词组的特殊定义。一般而言，本文所揭示的专利标的系提供一种技术用于形成具有受应变的信道区的先进晶体管元件的工艺期间有效地使用应力记忆技术(SMT)。众所周知，在各种制造阶段期间，必须将掺杂物种引入各个半导体区中以适当地调整各个区域的导电率。例如， 一般可根据注入工艺来形成场效晶体管的漏极和源极区，其中导电类型不同的晶体管则需要不同的掺杂物种，这是通过提供注入掩膜来选择性地导入掺杂物种。根据本文所揭示的专利标的，在各个注入工艺中之一个或多个工艺中，可提供对应的注入掩膜，至少是部分地，形式为高度受应力的材料，然后在后续的退火工艺期间，它可用作为应力引发源，其中
系使各个半导体区中之已损伤或故意非晶化部分(amorphized portion)再成长，以便各自得到由上覆之受应力的注入掩膜产生的应变。结果，可提供有效率的应变引发机构而不需要额外的昂贵光微影歩骤，藉此可增加晶体管效能同时与习知方法相比，工艺复杂度不会明显增加。在尖端的应用中，在信道区内及下方的漏极和源极区及/或各个半导体合金中，通常可提供多种不同的应变引发机构，例如受应力的永久性介电层，例如接触式蚀刻中止层、受应力的间隔体元件、受应变的半导体材料，这需要额外高度复杂的工艺步骤，从而会显著拉高整体的生产成本。由于该应力记忆技术基于中间或牺牲材料层可提供效率高的方法来产生及维持晶体管元件内的应变，本文所揭示的专利标的使得进一步地显著增强前述的应力诱导机构成为有可能而实质上不会增加生产成本。
在本文所揭示的一些例示实施例中，用于形成各个受应力的注入掩膜的工艺步骤可与其它的工艺步骤有效率地组合，例如间隔体元件的移除、间隔体元件的形成及类似者，藉此与不使用应力记忆技术或根据额外之微影步骤来进行应力记忆技术的习知策略相比，以便更进一步减少额外工艺复杂度的程度。此外，结合尖端的退火技术，其中系基于雷射辐射或闪光辐射来实现极短的退火时间，在工艺期间可故意产生数次的实质晶格损伤以便重复地让已损伤的半导体材料受应变地再成长，其中，由于退火时间极短，大体可抑制掺杂的显著扩散。结果，本发明的原理可立即应用于需要受不同应力的注入掩膜的不同晶体管类型，而不需另外的微影步骤，藉此可实现适用于不同晶体管
10类型(例如P信道晶体管与N信道晶体管)的有效应变工程技术。另外，重复的退火顺序可更进一步增强在先前已掺杂之半导体区域内的掺杂活化程度。在其它的情形中，通过适当地选择受应力的注入掩膜的光学特性可减少或避免不想要的重复掺杂活化或退火，以便大幅减少被
覆盖之半导体区域内的能量沉积(energydeposition)。因此，应了解，虽然在描述于本申请案的具体实施例中，基于牺牲层的应变引发机构可称作用于在各个信道区中产生应变的单一来源，但本发明的原理有利于与其它的应力引发机构及应变引发机构结合。
图la示意地图标包含基板101的半导体装置100，该基板101上己形成半导体层103，例如硅基(silicon-based)半导体层，它可视为含有大量硅的半导体材料，例如50原子百分比或更多，同时也可存在其它的原子种类，例如锗、碳、或任何其它的半导体合金、掺杂及类似者。应了解，在一些例示实施例中，该半导体层103可代表基板101的上半部以便提供"基体(bulk)"组构，而在其它实施例中，可提供埋藏绝缘层(未图标)，其上可形成半导体层103以便提供绝缘体上覆硅(SOI)组构。在半导体层103中及上方，可提供第一晶体管元件150A与第二晶体管元件150B，两者可用例如隔离结构102(例如沟槽隔离或任何其它合适的隔离组构)隔开。在一些例示实施例中，晶体管150A、 150B可代表导电类型不同的晶体管，例如P信道晶体管与N信道晶体管，而在其它的情形下，晶体管150A、 150B可代表属于不同功能区块(例如逻辑区块、内存区域及类似者)的晶体管元件，其中晶体管150A、 150B可代表相同或不同的导电类型。就此情形而言，取决于电路布局，晶体管150A、 150B可装设于不同的芯片区域。晶体管150A、 150B可包含各自的栅极电极105A、 105B，两者的侧壁可形成各自的间隔体结构107A、 107B。此外，栅极电极105A、 105B各自用栅极绝缘层106A、106B来与各自的信道区111A、111B隔开。此夕卜，在各自的信道区111A、111B附近可界定各自的延伸区112A、 112B。在此制造阶段中，第一晶体管150A可能在其中已形成深漏极和源极区113A。应了解，在一个例示实施例中，各个漏极和源极区113A和延伸区112A可因任何在前的注入工艺而仍然处于高度损伤或非晶化状态(amorphized state)。同样，在此制造阶段中，取决于前面的工艺经历，延伸区112B和第二晶体管150B的半导体层103在下面的部分可仍然处于高度损伤或非晶化
状态。如下文所详述的，在其它的例示实施例中，晶体管150A、 150B 之其中一个或两个的半导体层103可大体在结晶状态中。
此外，在第一及第二晶体管150A、 150B上方可形成衬垫材料104， 其中衬垫104可用作为蚀刻中止层以用于图案化形成于蚀刻中止层 104上方的掩膜层109。掩膜层109可由任何合适的材料组成，例如二 氧化硅、氮化硅及类似者，且可形成能包含高本征应力，例如拉伸或 压縮应力，大小达1.8 GPa(十亿巴斯卡)或甚至更高。例如，如果第一 晶体管150A代表其中信道区111A是要接收拉伸应变的N信道晶体管， 掩膜层109可设有高本征拉伸应力，可将该应力有效率地转移至信道 区111A中，甚至在后面制造阶段移除掩膜层109后可保留至少一部分 于其中。同样，如果晶体管150A代表P信道晶体管，掩膜层109可设 有高压縮应力，然后在各个退火工艺期间可将该应力转移至信道区 111A中，这在下文会加以说明。在一个例示实施例中，掩膜层109相 对于用来形成对应抗蚀剂掩膜110的光阻材料可具有附着性增加的表 面层108，该光阻掩膜110系覆盖第一晶体管150A同时暴露出第二晶 体管150B，亦即，形成于第二晶体管150B上方之掩膜层109与附着 表面层108的对应部分。例如，当以受高度应力的氮化硅的形式来提 供掩膜层109时，表面层108可包含二氧化硅。至于其它的情形，表 面层108可代表掩膜层109之氧电浆(oxygen plasma)处理过的表面部 分。
用于形成如图la所示之半导体装置100的典型加工流程可包含下 列工艺。在提供有半导体层103形成于其上的基板101后，可进行适 当的制造顺序以便界定用于第一及第二晶体管150A、 150B的各个晶 体管区。例如，基于广为接受的技术，可形成各自的隔离结构(例如， 隔离结构102)。为此，可使用光微影、蚀刻、沉积及平坦化技术。之 后，可进行任何注入工艺以建立第一及第二晶体管150A、 150B的必 要掺杂分布(dopant profile),例如相对于信道掺杂(channel doping)及类 似者。
之后，基于广为接受的工艺策略，可形成各自的栅极电极105A、 105B和栅极绝缘层106A、 106B(为了方便，若合适可省略表示与第一或第二晶体管150A、 150B相关联的字母)。在一些例示实施例中，可
由多晶硅形成栅极电极105A、 105B，同时栅极绝缘层106A、 106B可 包含二氧化硅、氮化硅、氮氧化硅(siliconoxynitride)或任何其它合适的 介电材料。
之后，可进行合适的注入工艺，例如预非晶化注入 (pre-amorphization implantation)用来实质上非晶化各自与栅极电极 105A、 105B相邻的半导体区，之后，如有必要，可进行各自的环状注 入(haloimplantation)以及用于延伸区112A、 112B的注入顺序。为此目 的，在各个栅极电极105A、 105B的侧壁处可形成适当的偏移间隔体 (offset spacer,未图标)。应了解，当晶体管150A、 150B为导电类型不 相同的晶体管(例如各为N信道晶体管与P信道晶体管)时，该等延伸 区112A可包含第一导电类型的掺杂而延伸区112B可由与第一导电类 型不同的第二导电类型掺杂组成。就此情形而言，可提供各自的注入 掩膜以便个别形成各自的延伸区112B、 112A。
之后，基于广为接受的技术，可形成侧壁间隔体107A、 107B，例 如，可包括沉积衬垫材料，接着沉积适当的间隔体材料，例如氮化硅、 二氧化硅及类似者。然后，可非等向性蚀刻对应的间隔体材料以提供 间隔体107A、 107B。
之后，可用经适当设计过的注入工艺形成深漏极和源极区113A， 其中第二晶体管150B可用各个抗蚀剂掩膜(未图标)来掩膜。接下来， 基于广为接受的技术，可形成衬垫104，例如电浆增强化学气相沉积 (PECVD)及类似者。之后，可形成掩膜层109，例如用PECVD，其中 可选定各个工艺参数藉此可得到想要的高本征应力。众所周知，可使 氮化硅具有高本征压縮或拉伸应力，其中基于工艺参数(例如在沉积工 艺期间的沉积温度、压力、离子轰击及类似者)，可轻易调整应力的类 型及大小。至于其它的情形，基于例如PECVD，可使二氧化硅具有各 自的本征应力，其中也可控制各个工艺参数以便得到有想要之类型及 大小的本征应力。
之后，例如通过电浆处理先前已沉积之掩膜层109，或通过提供个 别的表面层(此层对于待沉积于掩膜层109上方的抗蚀剂材料可提供增 加之附着性)，可形成表面层108。例如，如果提供掩膜层109作为氮
13化硅材料，可以二氧化硅层的形式提供表面层108(对于多种习知的抗 蚀剂材料，它可展现增加之附着性)。至于其它的情形，当掩膜层109
本身对于抗蚀剂材料具有足够的附着性时，可省略各自的表面层108。 在其它的例示实施例中，当掩膜层109的明显表面拓扑(surface topogmphy)对于后续之光微影工艺可能有负面影响时，可提供平坦化 层(planarization layer，未图标)以便在沉积抗蚀剂材料之前实质地平坦 化装置100的表面拓扑。之后，可沉积任何合适的抗蚀剂材料且用广 为接受的光微影工艺曝光以便在任何后曝光处理(post-exposure treatment)之后，提供抗蚀剂掩膜110，如图la所示。基于抗蚀剂掩膜 110，装置100可暴露于蚀刻环境(etchambient)114，其系经设计成可移 除掩膜层109及表面层108的暴露部分(若有的话)，以便使第二晶体管 150B暴露于后续的注入工艺，在该工艺期间，至少剩余的掩膜层109
可用作为注入掩膜。
图lb示意地图标用蚀刻工艺114移除层109及108之暴露部分后 的半导体装置IOO。在一些例示实施例中，在蚀刻工艺114期间，也可 由第二晶体管150B移除掉衬垫104，而在其它的例示实施例中，当各 个在后续注入工艺115期间的附加掩膜效果(masking effect)对于由注入 工艺115产生之各个深漏极和源极区113B的所得横向掺杂分布(lateml dopant profile)没有不利的影响时，可保留衬垫104。在图标于图lb的 例示实施例中，基于抗蚀剂掩膜110和已图案化的掩膜层109，可进行 注入工艺115，通常是提供其中之一部分之高本征应力的高效率注入掩 膜，亦即，已图案化的掩膜层109。在工艺115的离子轰击期间保留抗 蚀剂掩膜110可显著减少任何松弛效应(relaxation effect),否则可能在 掩膜层109用作为工艺115的单一注入掩膜时产生松弛效应。在其它 的例示实施例中，在注入工艺115之前，当掩膜层109的厚度足以有 效挡住工艺115的离子轰击而且也保留厚度足够、有想要之高本征应
力的残留层部分时，可移除抗蚀剂掩膜iio。
图lc示意地图标在移除抗蚀剂掩膜110之后的半导体装置100。 此外，装置100经受退火工艺116，工艺116可设计成能有效活化各个 漏极和源极区113A、 113B的掺杂物种，而且也可能结合活化各个延伸 区112A、 112B内的掺杂。如前文所述，由于前面的注入工艺是用来形成漏极和源极区113A而且由于先前可能已执行非晶化注入，可能已造 成了高度的晶格损伤。结果，在退火工艺116期间，再成长对应之已
损伤的晶格部分，其中，由于在第一晶体管150A上方有高度受应力的 掩膜层109，各个再结晶工艺(re-crystallizationprocess)会产生漏极和源 极区113A的受应变的晶格部分，也会在毗邻的信道区111A中引发各 自的应变。虽然尚未完全了解，假定各自的应变在栅极电极105A也会 产生，而且由于有特殊的多晶组构(polycrystalline configuration),即使 在移除掩膜层109后仍可保留某一数量的应变。在一些例示实施例中， 退火工艺116可包含基于雷射或基于闪光、可实现极短曝光时间的退 火工艺，这可产生有效率的再结晶工艺及活化状态，且可减少或抑制 掺杂物种在各个延伸区112A、 112B及漏极和源极区U3A、 113B内过 度扩散。在其它的例示实施例中，退火工艺116可包含"低温"退火顺序， 它可用600至800°C的温度范围来进行，从而也可抑制掺杂的过度扩 散，同时可有效率地使已损伤的晶格部分再结晶。另外，可进行另一 基于雷射或基于闪光的退火步骤以使掺杂的活化程度增加。
图ld示意地图标掩膜层109由第一晶体管150A移除之后的半导 体装置IOO。例如，可进行己加以适当地设计的选择性蚀刻工艺，其中 衬垫104可提供想要的高蚀刻选择性(etchselectivity)。例如，可进行基 于广为接受之处方的湿化学蚀刻工艺用来移除掩膜层109。随后，例如 基于适当的蚀刻化学处理(etch chemistry),可移除衬垫104。因此，即 使在移除掩膜层109之后，漏极和源极区113A与延伸区112A内仍可 保留显著的应变量，从而也可提供各个信道区111A的应变。之后，基 于广为接受的制造策略，可继续另外的处理，这些可包含在各个源极 和漏极区113A、 113B和栅极电极105A、 105B中形成金属硅化物区。 之后，在第一及第二晶体管150A、 150B上方可形成另外的应力层以 便提供另外的应变引发源。例如，在第一晶体管150A上方可形成具有 实质上与掩膜层109相同之本征应力的受应力层，从而可更进一步增 加各个信道区111A内的应变。同样，在第二晶体管150B上方可形成 有想要之类型及大小之本征应力的各自的受应力层以便增强第二晶体 管150B的效能。
也应了解，也可提供其它的应变引发机构来与基于掩膜层109而得到的"记忆(memorized)"应变结合。例如，在晶体管150A、 150B中 之其中一个或两个中，可提供受应变的半导体材料(例如在早期制造阶 段)，以便进一步增强各个应变。例如，可假定，第二晶体管150B的 漏极和源极区1BB可能已接收对应的受应变的半导体材料(例如通过 形成邻近栅极电极105B的凹处且用受应变的硅/锗材料重新填满该凹 处)，随后在信道区111B中可提供显著的压縮应变。之后，如在描述 图la至图ld时所说明的，可继续另外的处理以便基于上述的应力记 忆技术，在信道区111A内产生各自的拉伸应变。此外，就此情形而言， 在第一及第二晶体管150A、 150B上方可个别形成各个受应力的被覆 层，例如接触式蚀刻中止层。
图le系根据另一例示实施例示意地图标半导体装置100，其中， 在图案化掩膜层109期间，也可移除衬垫104(图lb)的暴露部分。就此 情形而言，当这些元件由实质上相同的材料组成时，在共同蚀刻工艺 中移除掩膜层109期间，至少也可移除间隔体107B。至于其它的情形， 可共同地移除形成于第二晶体管150B上方的衬垫104和表面层108， 随后在共同蚀刻工艺中可移除间隔体107B与掩膜层109。当已由受应 力的间隔体材料形成间隔体107A、 107B时，移除间隔体107B是有利 的，该受应力的间隔体材料可能包含实质上类型与掩膜层109相同的 应力。结果，通过至少移除间隔体107B，上覆应力层的应变引发机构 (例如，将被形成之接触式蚀刻中止层)可能有增加的效率，因为各个应 力材料的配置位置可更加靠近栅极电极和各个信道区111B。至于其它 的情形，使用蚀刻化学处理，可由掩膜层109移除掉间隔体元件107A、 107B两者，该蚀刻化学处理对于用于形成间隔体107A、 107B之衬垫 材料有适当高之选择性，同时有效率地移除掩膜层109及衬垫104的 材料。以此方式，可大幅增强随后形成之受应力的被覆层的应力引发 机构，而且实质上不会增加工艺复杂度。
在一些实施例中，上述工艺流程也可用来形成晶体管150A的漏极 和源极区113A以便在第一晶体管150A上方提供有受应力部分的个别 注入掩膜。在各个退火工艺期间，可活化漏极和源极区113A同时可用 对应的应变使第二晶体管150B的漏极和源极区域(还未包括区113B) 再成长。就此情形而言，在由第二晶体管移除各个受应力的注入掩膜之前或之后，可进行另一个非晶化注入以在第一晶体管150A中进行上 述应力记忆技术之前，至少在第一晶体管中产生有想要程度的晶格损 伤。在移除受应力的注入掩膜或其受应力部分期间，第一晶体管150A
内的间隔体107A也可移除。
请参考图2a至图2e，此时将描述另一例示实施例，其中与前文在 说明图la至图le时所描述的顺序相比，在较早的制造阶段可提供各 个受应力的注入掩膜。
在图2a中，半导体装置200包含有半导体层203形成于其上方的 基板201。此外，在图标的实施例中，埋藏绝缘层220可位于基板201 与半导体层203之间。结果，SOI组构是用基板201结合层220及203 来建立。应了解，在其它的例示实施例中，当考虑用基体组构时，可 省略埋藏绝缘层220。此外，在半导体层203上方及其中可形成第一晶 体管250A与第二晶体管250B，其中对应的隔离结构202可与晶体管 250A、 250B隔开。此外，在此制造阶段中，可提供各个栅极电极205A、 205B并且用栅极绝缘层206A、 206B而与各自的信道区211A、 211B 隔开。关于迄今为止己予描述的元件，适用先前在说明半导体装置100 时所应用的准则。因此，在此省略掉这些元件的进一歩说明。此外， 可提供注入掩膜223(例如，抗蚀剂掩膜)以便暴露出第二晶体管250B 同时覆盖第一晶体管250A。此外，可形成偏移间隔体层221以便至少 覆盖各个栅极电极205B、 205A的侧壁。
基于与前述(其系参照装置100的对应元件)类似的工艺，可形成图 标于图2a的半导体装置200。应了解，基于任何合适的技术，可形成 偏移间隔体层221以便根据工艺要求来提供想要的厚度。例如，可用 适当的技术(例如化学气相沉积法(CVD))沉积偏移间隔体层221，或用 氧化法及类似者来形成。基于广为接受的微影技术，可形成注入掩膜 223以便使第二晶体管250B暴露于注入工艺224，用以在暴露的晶体 管250B中形成各个延伸区212B。应了解，在一些例示实施例中，晶 体管250A、 250B之其中一个或两个可能在工艺224之前已经受对应 的非晶化注入。因此，至少在第二晶体管250B中，半导体层203可能 有显著部分会有实质的晶格损伤或实质上已被非晶化。
图2b示意地图标处于更进一步之制造阶段的半导体装置200。在
17第一及第二晶体管250A、250B上方可形成有高本征应力的掩膜层219， 其系适合用来增强第二晶体管250B的效能。此外，如有必要，在层 219上可形成视需要的表面层218以便增强抗蚀剂掩膜225之抗蚀剂材 料的附着性，该抗蚀剂掩膜225系形成于第二晶体管250B上方同时暴 露出第一晶体管250A，亦即，在其上方形成之掩膜层219的各个部分。
关于用来形成层219、 218及抗蚀剂掩膜225的工艺，适用先前在 说明图la装置100之元件109、 108及110时所应用实质上相同的准 则。例如，当第二晶体管250B代表P信道晶体管时，可提供具有压縮 应力的掩膜层219以便得到信道区211B内的各个应变。之后，基于任 何合适的蚀刻技术，使用抗蚀剂掩膜225作为蚀刻掩膜，可由第一晶 体管250A移除掉层219及218。如前文所述，如果因高度微縮晶体管 元件而需要高度尖端的微影技术，基于实质上平坦化的表面拓扑，可 形成抗蚀剂掩膜225，该表面拓扑系基于额外的牺牲材料(例如，聚合 物材料)来得到，如有必要，该牺牲材料也可用作为抗反射涂层(ARC)。
图2c示意地图标在移除掩膜层219的暴露部分及表面层218(若有 的话)之后以及在用于界定第一晶体管250A中之各个延伸区212A的另 一注入工艺226期间的半导体装置200，其中剩余的掩膜层219和抗蚀 剂掩膜225可用具有已图案化之掩膜层219的注入掩膜作为它的高度 受应力部分。之后，可移除抗蚀剂掩膜225。
图2d示意地图标在退火工艺226期间的装置200，该退火工艺226 用来在有受应力的掩膜层219存在的情况下使晶体管250B的已损伤或 非晶化部分再结晶。结果，可再成长有特定应变的各个结晶材料，该 应变也可有效率地转移到信道区211B，如前文所解释的。此外，在退 火工艺226期间，可有效率地活化第一及第二晶体管250A、 250B内 的各个掺杂物种，其中，在一些例示实施例中，可使用先进的技术(例 如，基于雷射或基于闪光的工艺)以便减少各个掺杂物种的扩散。之后， 可移除掩膜层219，同时栅极电极205B中仍然保留显著的应力或应变 量，如前文所解释的。之后，如前文所描述的，除了其它的机构(例如， 受应力的被覆层及类似者)以外，当装置200不需要额外的应力引发机 构时，可继续另外的工艺以根据习知的策略来形成各个深漏极和源极 区。在其它的例示实施例中，可继续前文在说明图la至图ld时所描述的工艺。亦即，在第一晶体管250A中形成深漏极和源极区时，可使 用受应力的注入掩膜以便也于稍后之制造阶段中应用应力记忆技术于
第一晶体管250A，如图2e所示。
图2e示意地图标根据对应实施例的装置200。在此，在第一晶体 管250A上方，可形成各个受应力的掩膜层209(它可能与已予适当设计 的表面层208结合)，以用来作为注入掩膜(它可能与各个抗蚀剂掩膜 210结合)供注入工艺215在第二晶体管250B中形成各个深漏极和源极 区213B。第一晶体管250A内可能在较早制造阶段基于习知的掩膜机 制(maskingregime)已形成对应的深漏极和源极区213A。应了解，离子 轰击215可减少保留在栅极电极205B内的应力，然而，其中，仍可保 留显著的残留应变量以便在信道区211B内提供各个应变。之后，可移 除抗蚀剂掩膜210且可退火装置200，从而在信道区211A内产生各个 应变，如前文在说明装置100时所描述的。
请参考图3a至图3f，此时将更详细地描述另外的例示实施例，其 中受应力的注入掩膜的方法有利于结合侧壁间隔体的形成而用来界定 各个晶体管元件的横向掺杂分布。
图3a示意地图标半导体装置300，其系包含有半导体层303形 成于其上方的基板301。此外，在半导体层303内及上可形成第一晶体 管350A与第二晶体管350B。在此制造阶段中，各个晶体管350A、350B 可包含各自形成于栅极绝缘层306A、 306B上的栅极电极305A、 305B， 栅极绝缘层306A、 306B系使各自的栅极电极305A、 305B与对应的信 道区311A、 311B隔开。此外，可形成与各自的信道区311A、 311B毗 邻的延伸区312A、 312B。关于迄今为止已予描述的元件，适用先前在 说明装置100及200时所应用的相同准则。因此，将省略这些元件的 描述以及用于制造该等元件的任何工艺。此外，可形成衬垫304以便 包围第一及第二晶体管350A、 350B，其中，在一个例示实施例中，衬 垫304的厚度可实质上对应于用来界定延伸区312A、 312B所需要的 想要偏移。在其它的例示实施例中，基于分隔偏移间隔体(未图标)可形 成延伸区312A、 312B,而且衬垫304可具有可供进一步处理所需要的 适当厚度。在一个例示实施例中，在第一及第二晶体管350A、 350B 上方可形成掩膜层309，其中该掩膜层309可包含可用来在晶体管350A、 350B之其中一个内产生指定应变所需要的高本征应力。此外， 掩膜层309可设有适当的厚度以便使在晶体管350A、 350B之其中一 个内之掩膜层309所形成的各个间隔体元件可得到想要的间隔体宽度。 为此目的，可提供例如由抗蚀剂材料组成的蚀刻掩膜310以便覆盖例 如第一晶体管350A同时暴露出第二晶体管350B。基于任何适当的沉 积技术(例如PECVD)可形成掩膜层309，其中，另外，如有必要，可 进行各个表面层(未图标)或任何其它表面的处理以便提供想要的附着 性给要用来图案化蚀刻掩膜310的抗蚀剂材料。随后，在非等向性蚀 刻工艺314中，基于蚀刻掩膜310可图案化掩膜层309，其中衬垫304 可用来作为有效的蚀刻中止层。
图3b示意地图标在移除掩膜层309之暴露部分之后的装置300， 其中，在一个例示实施例中，可进行额外的注入工艺330以便大幅松 弛在由掩膜层309形成之对应的间隔体元件307B内的任何应力。在其 它的例示实施例中，可把注入工艺330设计成可产生各个深漏极和源 极区313B，同时另外可在间隔体元件307B内获得显著的应力松弛。
图3c示意地图标注入工艺330后的半导体装置300，其中可形成 各个漏极和源极区313B且可大幅松弛间隔体元件307B。此外，可移 除蚀刻掩膜310。
图3d示意地图标根据一些例示实施例的半导体装置300。在此， 装置300经受退火工艺326以便有效率地把应变由掩膜层309转移到 半导体层303在第一晶体管350A内的部分，从而也可在信道区311A 与栅极电极305A内产生各自的应变。同时，可有效活化第二晶体管 350B内的各个掺杂物种并且可再成长其中的任何非晶化部分，其中实 质上已松弛的间隔体元件307B在再成长工艺期间不会赋予不必要的 应力。在其它的例示实施例中，当不想要第一晶体管350A中之各个应 变引发机构时，可省略退火工艺326。接下来，在共同蚀刻工艺中，可 连同间隔体元件307B—起移除掩膜层309。例如，用于对二氧化硅有 选择性地移除氮化硅的选择性湿式化学蚀刻处方(selective wet chemical etch recipe)都是本技术领域中广为接受的且可用于这种情形。 不过，应了解，可应用其它的策略，例如通过提供氮化硅材料作为衬 垫304以及通过基于二氧化硅材料来形成掩膜层309。
20图3e示意地图标处于更进一步之制造阶段中的半导体装置300， 其中在第一及第二晶体管350A、 350B上方形成第二掩膜层319，其中 掩膜层319可包含可用来在第二晶体管350B中得到各个应变所需要的 高本征应力。此外，可形成例如由抗蚀剂材料组成的蚀刻掩膜325以 覆盖第二晶体管350B同时暴露出第一晶体管350A。关于掩膜层319 与蚀刻掩膜325，适用先前在说明掩膜层及各个蚀刻掩膜时所应用的相 同准则。不过，应了解，不仅掩膜层319的本征应力可与掩膜层309 的不同，而且，在一些实施例中，层厚度及/或材料组成及类似者也可 不同，从而在形成用于第一晶体管350A的各个间隔体元件时，提供了 高度的弹性。同样，可能已形成掩膜层309(图3a)以便适合用于间隔体 元件307B，其中，在一些例示实施例中，也可提供有想要程度的应力。 例如，除了或替换相对于对应之本征应力的任何差异，如果第一及第 二晶体管350A、 350B中之各个漏极和源极区之不同的横向分布是有 利的，可使掩膜层309、 319有对应的差异。结果，基于蚀刻掩膜325， 可由掩膜层319形成适当的间隔体元件，之后，可进行各自的注入工 艺以便在第一晶体管350A中形成各个深漏极和源极区。
图3f示意地图标有各个间隔体元件307A和漏极和源极区313A的 半导体装置300，其中该等间隔体元件307A因前面有进行用于形成区 域313A的重度离子轰击而可被实质上松弛。至于其它的情形，可能已 进行基于惰性物种(例如氙及其类似物)的各个松弛化注入，其中如果前 面阶段已进行对应的再结晶，则在第一晶体管350A中也可实现半导体 层303的进一步非晶化。应了解，虽然对应的离子轰击有可能使保留 在栅极电极305A内的应变减少至某一程度，然而信道区311A中仍可 保留显著的应变量。另一方面，掩膜层319中仍呈现高本征应力，其 中另外由于栅极电极305B的受应力的材料与信道区311B极其靠近而 可得到高效率的应力转移。在上述的例示实施例中，可能已进行前面 的退火工艺326(图3d)以便在第一晶体管350A中提供某应变量。就此 情形而言，可进行后续的非晶化工艺(amorphization process)以便在退火 工艺326后于第二晶体管350B中提供显著的晶格损伤。就此情形而言， 漏极和源极区313A都仍然处于实质上非晶化的状态，然后基于适当的 退火工艺，可使彼等有效地再结晶，从而在第一晶体管350A引发出必要的高应变，如前文所解释者。之后，在共同蚀刻工艺中可移除该掩
膜层319与该等间隔体307A，当要提供另外的受应力的被覆层(例如，
受应力的接触式蚀刻中止层及类似者)时，共同蚀刻工艺可提供显著的 优点。
结果，以参考图3a至图3f来描述的制造顺序在个别设计各个间隔 体元件这方面可提供增强的弹性，其中由于在再结晶工艺期间可减少 受应变的掩膜层的偏移，因此可得到高效率的应变引发机构。应注意， 如上述，两个晶体管不一定要进行上述的工艺顺序。例如，基于根据 习知间隔体技术所得到的侧壁间隔体，可形成晶体管之其中一个的漏 极和源极区。之后，在共同工艺中可移除习知的侧壁间隔体，且可形 成及图案化各个掩膜层(例如，掩膜层309或319)以便在晶体管之其中 一个得到特别设计的间隔体元件以形成各个深漏极和源极区，同时仍 然可实现实质上非晶化之漏极和源极区的高效率地受应变的成长，如 前文所解释者。因此，也就此情形而言，结合增强型应变引发机构， 可实现高度弹性地个别调整间隔体宽度。因此，不论使用的工艺顺序 为何，与不使用应力记忆技术的习知策略相比，仍可实现上述的优点 而不需要额外的光微影工艺。
结果，本文所揭示的专利标的可提供有利于与额外应变引发源结 合的高效率应力记忆技术，其中应力记忆顺序(stress memorization sequence)可不需要任何额外的微影歩骤。因此，可实现显著的效能增 益，同时实质上不会使生产成本增加。这可用注入掩膜来达成，在形 成延伸区及/或深漏极和源极区时该注入掩膜有至少一部分包含显著的 本征应力量，其中，在一些例示实施例中，可增加形成各个间隔体元 件的弹性。
因为在藉助于本文的教导后可以不同但为等效的方式来修改及实 施本发明对熟习该技术领域者而言是显而易见的，故以上所揭示的特 定具体实施例仅供例示说明用。例如，可用不同的顺序来进行以上所 提及的工艺步骤。此外，不希望限制本文所示之构造或设计的细节， 除了以下所描述的申请专利范围之外。因此，显然可改变或修改以上 所揭示的特定具体实施例而且应将所有此类变体视为仍在本发明的范 畴与精神内。因此，在此所寻求之保护系如以下的申请专利范围所提 出者。
权利要求
1、一种方法，包括用第一注入掩膜(109)覆盖接收具有第一导电类型的掺杂物种的第一区，该第一区是在半导体层(103)中且与第一栅极电极(105A)相邻，该第一注入掩膜包括指定的第一本征应力；将具有第二导电类型的掺杂物种注入与第二栅极电极(105B)相邻的第二区中，该第二区未被该第一注入掩膜(109)覆盖以及将具有该第一注入掩膜(109)的该第一区与该第二区适当地退火。
2、 如权利要求l所述的方法，进一步包括形成受应力的材料层，以 及基于抗蚀剂掩膜(110)来图案化该受应力的材料层以形成该注入掩膜 (109)。
3、 如权利要求2所述的方法，其中，在注入具有该第二导电类型的该掺杂物种时，保留该抗蚀剂掩膜(no)。
4、 如权利要求2所述的方法，进一步包括对于在该受应力的材料 层上的抗蚀剂材料形成增加表面附着性的层(108)，以及在该增加表面 附着性的层(108)上方沉积抗蚀剂层(110)。
5、 如权利要求l所述的方法，进一步包括移除该注入掩膜(109)。
6、 如权利要求1所述的方法，进一步包括形成包括第二本征应力 的第二注入掩膜，该第二注入掩膜覆盖该第二区且暴露出该第一区； 将具有该第一导电类型的该掺杂物种导入暴露的该第一区中；以及在 该第二注入掩膜至少有受应力部分的情况下退火该第一区。
7、 如权利要求6所述的方法，其中，在具有该第一导电类型的该掺 杂物种被该第一区接收之前，形成该第二注入掩膜。
8、 一种方法，包括将第一掺杂物种导入第一晶体管(250A)中，同时用第一注入掩膜 (219)覆盖第二晶体管(250B)，该第一注入掩膜(219)包括第一本征应 力；以及将具有该第一注入掩膜(219)的该第一与第二晶体管(205A、205B) 适当地退火。
9、 如权利要求8所述的方法，进一步包括形成受应力的材料层， 在该受应力的材料层上形成增加表面附着性的层(218)以用于接收抗蚀 剂材料，以及基于由该抗蚀剂材料形成的抗蚀剂掩膜(225)来图案化该 第一注入掩膜(219)。
10、 如权利要求9所述的方法，其中，在导入该第一掺杂物种时，保 留该抗蚀剂掩膜(225)。
11、 如权利要求8所述的方法，进一步包括形成包括第二本征应力 的第二注入掩膜(209)，该第二注入掩膜(209)暴露出该第二晶体管(250B) 且覆盖该第一晶体管(205A);将第二掺杂物种导入该第二晶体管(205B) 中；以及在该第二注入掩膜(209)至少有受应力部分的情况下退火该第 一及第二晶体管(205A、 205B)。
12、 一种方法，包括形成第一注入掩膜(219)以暴露出第一晶体管(250A)且覆盖第二 晶体管(250B)，该第一注入掩膜(219)包括第一类型的本征应力；基于该第一注入掩膜(219)，将第一掺杂物种导入该第一晶体管 (250A)中；将具有该第一注入掩膜(219)的该第二晶体管(250B)适当地退火；形成第二注入掩膜(209)以覆盖该第一晶体管(250A)且暴露出该 第二晶体管(250B)，该第二注入掩膜(209)包括第二类型的本征应力； 基于该第二注入掩膜(209)，将第二掺杂物种导入该第二晶体管(250B)中；以及将具有该第二注入掩膜(209)的该第一晶体管(250A:)适当地退火。
13、 如权利要求12所述的方法，其中，该第一类型的本征应力为拉 伸应力，而该第二类型的本征应力为压縮应力。
14、 如权利要求12所述的方法，其中，该第一类型的本征应力为压 縮应力，而该第二类型的本征应力为拉伸应力。
全文摘要
通过使用具有高本征应力(intrinsic stress)的注入掩膜，可提供应力记忆技术顺序(SMT)，其中可避免额外的微影步骤。结果，可提供应变源(strain source)而不会显著增加整体工艺的复杂度。
文档编号H01L21/8238GK101517731SQ200780033417
公开日2009年8月26日 申请日期2007年7月24日 优先权日2006年7月31日
发明者F·维尔贝莱特, M·热拉尔, R·博施克 申请人:先进微装置公司