专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及混有单元高度不同的标准单元(Standard Cell)的标 准单元方式的半导体集成电路。
背景技术：
在标准单元方式的半导体集成电路中， 一般为了没有空隙且高密 度地配置标准单元，而将各个单元的高度(单元高)设计为一致，如 图1所示那样。图1示出了单元块1101的一个设计例子的平面图，单 元块1101包括多个栏(在图1中为四个栏)的标准单元1102。在此， 各标准单元1102的单元高度是指，在与标准单元1102的排列方向即 栏方向(图1的X轴方向)垂直交叉的方向(图1的Y轴方向)上的、 标准单元1102的外形尺寸，此单元高度在图1中以符号H来表示。在以标准单元的高集成化为目的的情况下，在设计时降低单元高 度是具有效果的。但是，要想使半导体集成电路高速工作则需要大尺 寸的晶体管，在这种情况下为了降低单元高度，而必需要采用如图2 所示那样配置较多的小尺寸的晶体管，并将这些小尺寸的晶体管并排 连接，以构成大尺寸的晶体管。图2是示出一个标准单元1102的一个例子的平面图。P阱(P-well) 区1201中配置有包括N沟道晶体管的源极和漏极的多个N型扩散区域 1206，以及用于提供基板电源的P型扩散区域1202。同样，N阱区1203 中配置有包括P沟道晶体管的源极和漏极的多个P型扩散区域1207， 以及用于提供基板电源的N型扩散区域1204。在N沟道晶体管以及P 沟道晶体管中，成为源极的N型扩散区域1206之间或P型扩散区域1207之间通过布线互相连接，成为源电极。并且，栅电极1205之间也 互相连接。如图2所示，假设配置多个晶体管，并将这些晶体管并排连接以 构成大尺寸的晶体管，则标准单元1102会在横方向上变长，这样连接 晶体管的源极、栅极以及漏极的布线也会增加，造成不能有效利用面 积。并且，即使是相同尺寸的晶体管，由于进行分割，因此发生信号 传输时间的延迟等标准单元的特性劣化问题。因此，在构成大尺寸的晶体管的情况下，如图3所示，使单元高 度增高对面积是有利的。图3是示出标准单元1102的一个例子的平面 图。并且，对于图3中与图2相对应的部分赋予相同的符号，在此省 略说明。但是，考虑到将单元高度不同的标准单元配置到相同单元块的同 一个栏中的情况下，则会因标准单元的单元高度不同而出现空余空间， 从而不能有效利用面积。据上述的理由，由于在一个栏中仅配置单元高度相同的标准单元， 因此，在以往的技术中，需要将能够使大尺寸的晶体管所必需的高速 工作运行的单元高度高的标准单元和单元高度低而优先考虑面积的标 准单元，分别配置到不同的单元块中。然而，作为在设置有多个单元块的半导体集成电路中，向各单元 块的双稳态电路提供时钟的方法，可以利用时钟所使用的标准单元， 以树形来提供时钟信号。这就需要调整向双稳态电路提供时钟信号的 到达时间，将向双稳态电路提供时钟信号的到达时间的偏差称为时钟 偏移(clock skew)。这样，以树形来提供时钟信号的方法被称为CTS (时钟树分析Clock Tree Synthesis)。在单元高度不同的多个单元 块中以CTS提供时钟信号的情况下，由于被配置在单元高度不同的标 准单元内的晶体管的尺寸不同，因此出现的问题是这些晶体管的特 性变得互不相同，并增大了时钟偏移。图4是在概念上示出以上所述 的电路图。在图4中时钟信号被提供到单元块1301内的双稳态电路1303以及单元块1302内的双稳态电路1304。在单元块1301中通过时 钟单元(时钟用的标准单元)1305来提供时钟信号，在单元块1302中通 过时钟单元1306来提供时钟信号。并且，在图4中，时钟单元1305 以及1306内的晶体管的尺寸分别以时钟单元1305以及1306各自对应 的三个缓冲电路的符号(symbol)的大小来表示。由于时钟单元1305以 及1306的尺寸互不相同，并以使用特性不同的晶体管的缓冲电路构成， 因此，来自对于时钟信号的时钟单元1305以及1306的输出信号的延 迟时间各不相同，单元块1301以及1302之间的时钟偏移也会增大。作为解决上述问题的方法，以往是这样解决的，即通过在单元 高度不同的时钟用标准单元中，使晶体管的尺寸即栅极宽度、源极以 及漏极扩散区域的面积、以及晶体管的形状相同，从而调整延迟时间 (例如，参照日本特开2004-79702号公报的图2。)。图5A以及5B是示出上述特开2004-79702号公报所记载的以往实 施例中时钟用标准单元的平面图，在单元高度不同的标准单元中，使 栅极宽度、源极以及漏极扩散区域的面积、以及晶体管的形状相同。 并且，图5A示出了单元高度低的时钟用标准单元，图5B示出了单元 高度高的时钟用标准单元，与图2相对应的部分赋予相同的符号，在 此省略其说明。然而，现在的半导体装置的工艺技术正在移向深亚微米时代，布 线宽度也逐步迈入微小化。为此，光学邻近效应也不能被忽视，例如 不能忽视给多晶硅布线的形状带来的微细的变动。光学邻近效应是指 多晶硅布线的形状因到与此布线接近的多晶硅的距离而变动的现象。 即，随着半导体装置内的布线模式的细微化和高密度化，曝光时因光 学邻近效应而使布线模式的精度降低的现象。在多晶硅布线的形状发 生变动的情况下，会影响到晶体管的栅极宽度。据此，晶体管的延迟 特性也会受到影响。并且，在扩散区域中也是同样，晶体管的延迟特性是根据邻接的 扩散区域或阱区边界之间的距离而受到影响的。在此，在上述专利文献l中记载的以往的实施例中，在单元高度低的标准单元(图5A)和单元高度高的标准单元(图5B)，晶体管的源极 以及漏极扩散区域和用于提供基板电源的扩散区域之间的距离不同。 并且，如图6A以及图6B所示，在单元块1401中配置了多个标准单元 1402的情况下，在不同的栏的标准单元1402中，栅电极1403之间的 距离a，在由单元高度低的标准单元构成的单元块(图6A)中和在由 单元高度高的标准单元构成的单元块(图6B)屮不同。为此，在上述专利文献l中记载的以往的实施例中出现的问题是 由于按照标准单元的单元高度，标准单元内的扩散区域之间的距离、 以及不同的栏的标准单元中的栅极间的距离不同，因此，晶体管的延 迟特性不同，且时钟偏移增大。发明内容因此，本发明鉴于上述问题，目的在于提供一种半导体集成电路， 这种半导体集成电路可以在具有分别被配置了单元高度不同的标准单 元的多个单元块的半导体集成电路中，降低单元块之间的时钟偏移。为了达成上述目的，本发明的半导体集成电路，包括第一标准单元，其中形成有第一导电类型的第一阱；以及第二标准单元，其中形成有第一导电类型的第二阱，且该第二标准单元与所述第一标准单元的单元高度不同；所述第一阱中配置有构成第一晶体管的第一扩 散区域，和用于向所述第一标准单元提供第一基板电源的第二扩散区 域；所述第二阱中配置有构成第二晶体管的第三扩散区域，和用于 向所述第二标准单元提供第二基板电源的第四扩散区域；所述第一扩 散区域和所述第二扩散区域之间的距离，与所述第三扩散区域和所述 第四扩散区域之间的距离实质上是相同的。在此，也可以是，所述第一标准单元具有被连接于所述第一晶体 管的、第一金属布线层的第一金属布线；所述第二标准单元具有被连 接于所述第二晶体管的、所述第一金属布线层的第二金属布线；所述第一金属布线和所述第二金属布线实质上形状相同。并且，也可以是，所述第二标准单元的单元高度比所述第一标准 单元的单元高度高；所述第一标准单元具有构成所述第一晶体管的栅 电极；所述第二标准单元具有伪栅极布线和构成所述第二晶体管的栅 电极；所述第二标准单元的栅电极和所述伪栅极布线之间的距离是某 一距离的2倍，所述某一距离是指所述第一标准单元的栅电极到所 述第一标准单元和与该第一标准单元邻接的单元的边界之间的距离。据此，对于第一以及第二晶体管的特性和信号传输时间而言，实 质上是可以调合的。其结果是，可以在具有分别配置有单元高度不同的标准单元的多 个单元块的半导体集成电路中，减小单元块之间的时钟偏移。根据本发明，可以提供一种半导体集成电路，其可以在配置有单 元高度不同的标准单元的单元块的半导体集成电路中，使标准单元之 间的特性调合，并可以减小单元块之间的时钟偏移。
图1是以往的单元块的一个设计例子的平面图。图2是以往的标准单元的一个设计例子的平面图。图3是以往的单元高度高的标准单元的一个设计例子的平面图。图4是CTS的概念图。图5A是以往的单元高度低的时钟用的标准单元的设计图。图5B是以往的单元高度高的时钟用的标准单元的设计图。图6A是使用单元高度低的标准单元的单元块的设计图。图6B是使用单元高度高的标准单元的单元块的设计图。图7是本发明的实施例1中所涉及的半导体集成电路的设计平面图。图8A是图7中单元块内设置的时钟用的标准单元的设计图。 图8B是图7中单元块内设置的时钟用的标准单元的设计图。图9是时钟用的标准单元的晶体管电平的电路图。 图10是示出本实施例的半导体电路中时钟信号的传输路径的电路 构成图。图11A是本发明的实施例2所涉及的半导体集成电路中，单元块 内设置的时钟用的标准单元的设计图。图11B是本发明的实施例2所涉及的半导体集成电路中，单元块内设置的时钟用的标准单元的设计图。图12是本发明的实施例2所涉及的半导体集成电路中，标准单元 的截面图(图IIA中以虚线AB切开的截面图)。图1.3A是本发明的实施例3所涉及的半导体集成电路中，单元块内设置的时钟用的标准单元的设计图。图13B是本发明的实施例3所涉及的半导体集成电路中，单元块内设置的时钟用的标准单元的设计图。图14A是本发明的实施例3所涉及的半导体集成电路中单元块的平面图。图14B是本发明的实施例4所涉及的半导体集成电路中单元块的 平面图。图15A是本发明的实施例4所涉及的半导体集成电路中的单元块 的设计图(图14A的A部分的设计图)。图15B是本发明的实施例4所涉及的半导体集成电路中的单元块 的设计图(图14B的B部分的设计图)。图16是本发明的实施例4所涉及的半导体集成电路中的单元块的 设计图(图14A的A部分的设计图)的另一个例子。
具体实施方式
(实施例1 )图7是本发明的实施例l所涉及的标准单元方式的半导体集成电路的一个设计例子的平面图。图7中示出了四个单元块101 104。单元块101 104分别具有多 个标准单元的栏，这些标准单元的栏中多个标准单元105 110按照栏 的方向排列。并且，单元块101内排列有单元高度低的多个标准单元 105以及109。单元块102内排列有单元高度高的多个标准单元106以 及IIO，所述多个标准单元106以及110的单元高度比单元块101内的 标准单元105以及109的单元高度高。单元块103以及104中排列有 单元高度低的多个标准单元107以及108，所述多个标准单元107以及 108的单元高度与单元块101内的标准单元105的单元高度相同。并且，在半导体集成电路内所有的单元块101 104的栏方向并非 都是相同的，在图7所示的例子中，单元块IOI、 102以及104的栏方 向为图7中的X轴方向，而单元块103的栏方向则为图7中的Y轴方 向。在图7中单元块101 104的一角标记有字母"F "，根据字母"F " 的朝向从而示出单元块的栏方向。并且，可以考虑到这样一种情况，即如图7所示，半导体集成电 路中的时钟信号经由单元i央101内的标准单元109，被提供到单元块 101内的双稳态电路111，同样的时钟信号经由单元块102内的标准单 元IIO，被提供到单元i央102内的双稳态电路112。在此，将标准单元 109以及110作为具有反相逻辑电路的时钟用标准单元(时钟单元)来 说明，将标准单元105以及106作为除此之外的标准单元来说明。并且，标准单元105以及109中配置有不同尺寸的晶体管，标准 单元106以及110中也配置有不同尺寸的晶体管。图8A是图7中的单元块101内的上述时钟用标准单元109的设计 图，图8B是图7中的单元块102内的上述时钟用标准单元110的设计 图。图8A以及8B中布线以及触头被省略。标准单元109以及110内配置有相互邻接的P阱区201以及N阱 区202。在P阱区201内配置有由N沟道晶体管203的源极和漏极构 成的一对N型扩散区域205，以及用于向标准单元109以及110分别提供第一或第二基板电源的P型扩散区域207。 N阱区202内配置有由 P沟道晶体管204的源极和漏极构成的一对P型扩散区域206，以及用 于向标准单元109以及110分别提供第三或第四基板电源的N型扩散 区域208。而且，在P阱区201以及N阱区202上配置有多晶硅的栅电极209, 该多晶硅的栅电极209连续地覆盖于上述一对N型扩散区域205以及 一对P型扩散区域206之间。栅电极209的宽度与晶体管的栅极宽度 相等。在图8A以及图8B中作为一个例子示出了标准单元109的P沟 道晶体管204的栅极宽度。而且，晶体管的尺寸指的是栅极的宽度。在此，两标准单元109以及110内配置的N沟道晶体管203为了 迎合单元高度低的标准单元109内的晶体管，彼此在实质上为相同的 形状。即，对于在两标准单元109以及IIO内配置的N沟道晶体管203， 栅极宽度实质上是相同的，并且源极以及漏极的扩散区域即N型扩散 区域205的面积实质上也是相同的。并且，在两标准单元109以及110内配置的N沟道晶体管203，为 了迎合单元高度低的标准单元109内的晶体管，由源极和漏极扩散区 域构成的一对N型扩散区域205和用于提供基板电源的P型扩散区域 207之间的距离210在各个单元中实质上也是相同的。并且同样，在两标准单元109以及110内配置的P沟道晶体管204 为了迎合单元高度低的标准单元109内的晶体管，彼此在实质上为相 同的形状。并且，由源极和漏极扩散区域构成的一对P型扩散区域206 和用于提供基板电源的N型扩散区域208之间的距离在各个单元中实 质上也是相同的。图9是图7中标准单元109以及110的晶体管电平的电路图。标准单元109以及110是反相单元，在输入信号出现、输出信号 消失时，N沟道晶体管的特性会对信号传输时间产生影响。并且，在输 入信号消失、输出信号出现时，N沟道晶体管的特性会对信号传输时间 产生影响。在标准单元109以及110中，晶体管的形状实质上是相同的，并且晶体管的源极以及漏极扩散区域和用于提供基板电源的扩散 区域之间的距离在各个单元中实质上也是相同的，据此，在单元高度不同的标准单元109以及110晶体管的特性以及信号传输时间是可以 调合的。图10是图7所示的半导体集成电路中的时钟信号的传输路径的电 路构成图。时钟信号经由构成单元块101的单元高度低的标准单元109被提 供到单元块101内的双稳态电路111，且经由构成单元块102的单元高 度高的标准单元110被提供到单元块102内的双稳态电路112。在此，由于标准单元109以及110的晶体管的形状实质上是相同 的，并且晶体管的源极以及漏极扩散区域和用于提供基板电源的扩散 区域之间的距离在各个单元实质上也是相同的，因此，可以调合时钟 信号到达单元块101以及102的双稳态电路的时间，并可以减小时钟 偏移。(实施例2)图11A以及11B是本发明的实施例2所涉及的半导体集成电路中 的时钟用标准单元的设计图。图IIA是图7中的单元块101内的标准 单元109的设计图，图11B是图7中单元块102内的标准单元110的 设计图。并且，在图11A以及11B中与图8A以及8B相对应的部分被 赋予相同的符号，在此省略其说明。图11A以及11B与图8A以及8B 相同，示出了标准单元109以及110是如图9的电路所表示的反相单 元的例子。在图11A以及11B中示出了第一金属布线层的金属布线401。在图 11A以及11B中，N沟道晶体管203的源极501通过触头402以及第一 金属布线层的金属布线401与用于提供基板电源的P型扩散区域207 相连接。同样，P沟道晶体管204的源极502通过触头402以及第一金 属布线层的金属布线401与用于提供基板电源的N型扩散区域208相 连接。并且，N沟道晶体管203的漏极503通过触头402以及第一金属布线层的金属布线401与P沟道晶体管204的漏极504相连接。栅电 极209为了与其它的标准单元相连接，从而通过触头402与第一金属 布线层的金属布线401相连接。在此，两标准单元109以及110内配置的N沟道晶体管203为了 迎合单元高度低的标准单元109内的晶体管，而彼此在实质上形状相 同。SP，在两标准单元109以及IIO内配置的N沟道晶体管203，栅极 宽度实质上是相同的，并且N沟道晶体管203的源极501以及漏极503 的面积实质上也是相同的。并且，在两标准单元109以及IIO内配置的N沟道晶体管203，为 了迎合单元高度低的标准单元109内的晶体管，而源极501以及漏极 503的N型扩散区域和用于提供基板电源的P型扩散区域207之间的距 离在各个单元中实质上也是相同的。并且同样，在两标准单元109以及110内配置的P沟道晶体管204 为了迎合单元高度低的标准单元109内的晶体管，彼此在实质上为相 同的形状。并且，源极502以及漏极504的P型扩散区域和用于提供 基板电源的N型扩散区域208之间的距离实质上也是相同的。并且，在两标准单元109以及110，与晶体管连接的触头402以及 第一金属布线层的金属布线401的形状还有到栅电极209的距离实质 上也是相同的。图11A以及11B的虚线AB处的截面图将在图12中示出。P型基板500内有P阱区201， P阱区201内有N沟道晶体管203 的源极501以及漏极503的N型扩散区域和栅电极209。源极501通过 触头402与第一金属布线层的金属布线401相连接。如图12所示，在栅电极209和触头402之间、以及栅电极209和 第一金属布线层的金属布线401之间存在有电容。并且，如图11A以 及11B所示，晶体管的漏极503以及栅电极209也通过触头402与第 一金属布线层的金属布线401相连接。而且，在图12中没有图示，这 些触头402之间、或第一金属布线层的金属布线401之间也存在电容。而且，触头402和第一金属布线层的金属布线401之间也存在电容。在图12中，栅电极209和触头402之间的电容值是由栅电极209 和触头402之间的距离或栅电极209和触头402相对的面的面积等来 决定。另外，对于触头402之间的电容、第一金属布线层的金属布线 401之间的电容、触头402和第一金属布线层的金属布线401之间的电 容也是同样，由距离或截面积等来决定电容值。并且，这些电容因P 沟道晶体管204以及N沟道晶体管203会对信号传输时间有影响。因 此，在标准单元之间，即使晶体管的形状相同，若这些触头以及第一 金属布线层的金属布线401的形状还有和栅电极的位置关系不同，则 晶体管中的电容也会不同，会出现晶体管的信号传输时间不调合的情 况。在本实施例的半导体集成电路中，由于在标准单元109以及110 之间，触头402以及第一金属布线层的金属布线401的位置或形状实 质上是相同的，因此，栅电极209和触头402或金属布线之间的电容、 触头402之间以及第一金属布线层的金属布线401之间的电容、或触 头402和金属布线之间的电容可以尽量得以调合，从而减少了标准单 元109以及110的信号传输时间上的偏差。因此，通过调合标准单元 的延迟时间，可以降低时钟偏移。 (实施例3)图13A以及13B是本发明的实施例3所涉及的半导体集成电路中 时钟用标准单元的设计图。并且，对于图13A以及13B中与图8A以及 图8B相对应的部分赋予相同的符号，在此省略说明。图13A以及13B 与图8A以及8B相同，标准单元示出了图9的电路所表示的反相单元 的例子。图13B的标准单元702的单元高度比图13A的标准单元701的单 元高度高。并且，在图13B的标准单元702内，P阱区201以及N阱区 202上分别配置有伪栅极布线703。并且，标准单元702中的栅电极209 和伪栅极布线703之间的栅极长方向上的距离705是距离704的2倍，所述距离704是标准单元701中栅电极209和标准单元边界(标准单 元701和与该标准单元701邻接的标准单元的边界)之间的栅极长方 向上的距离。图14A是配置标准单元701而构成的单元块的平面图。图14B是 配置标准单元702而构成的单元块的平面图。并且，标准单元701以 及702的栏方向是图14A以及14B中的X轴方向。并且，以字母"F " 的朝向来表示标准单元的上下方向。并且，图15A是图14A的虚线圈起来的部分A的设计图，图15B 是图14B的虚线圈起来的部分B的设计图。在图15A以及15B中与图 14A以及14B同样，以字母"F "的朝向表示标准单元的上下方向。如图14A以及14B所示，标准单元701以及702是上下颠倒被配 置在各个栏中的。这是因为，在邻接的栏中若标准单元的上下方向相 同，例如在标准单元的上端有VDD电源(图15A以及15B的N型扩散 区域208)，标准单元的下端有VSS电源(图15A以及15B的P型扩散 区域207)，这样为了不使VDD电源和VSS电源短路就必须要在栏之间 设置一个空间。但是，若使标准单元的上下方向颠倒，则VDD电源与 VDD电源相对或VSS电源与VSS电源相对，这样就不必考虑短路的问题， 在栏与栏之间也不必设置空间。为此，每个栏中的标准单元701以及 702为上下颠倒，从而可以消除面积损失。如图15A所示，以上下排列配置的标准单元701的栅电极209之 间的栅极长方向上的距离，是栅电极209和标准单元边界之间的距离 704的2倍。这与图15B所示的标准单元702的栅电极209和伪栅极布 线703之间的距离705相等。因此，标准单元701的栅电极209和与 其邻接的栅电极209之间的距离，与标准单元702的栅电极209和伪 栅极布线703之间的距离实质上是相同的，因此可以减小标准单元701 以及702的信号传输延迟的偏差。并且，在本实施例的半导体集成电 路中，对P沟道晶体管204进行了说明，N沟道晶体管203也是同样， 标准单元701的栅电极和与其邻接的栅电极之间的距离，与标准单元702的栅电极209和伪栅极布线703之间的距离实质上是相同的，因此 可以得到同样的效果。并且，图16是图14A的虚线圈起来的部分A的设计图的另一个例子。在图16中，标准单元701上端的VDD区域即N型扩散区域208是 被重叠配置的。图16的情况是，将用于提供基板电源的N型扩散区域 208的中间点作为栅电极209和标准单元边界之间的距离704。在此，利用三个图(图15A、 15B以及16)对本实施例的半导体集 成电路进行了表示，在将标准单元作为单元块来配置时，与栏方向垂 直方向上的栅电极和栅电极或伪栅极布线之间的距离若在不同的单元 块中均相同的话，自然在其它的设计中也可以得到同样的效果。以上，利用实施例对本发明的半导体集成电路进行了说明，但本 发明并不受这些实施例所限。在不超出本发明主旨的范围内，本领域 技术人员所想到的各种变形也属于本发明的范围之内。例如，在上述实施例中，对时钟单元(时钟用标准单元)是具有 反相逻辑电路的单元进行了说明，但并非受反相逻辑电路所限，例如 也可以是具有缓冲、AND、 0R以及MUX (选择器)等逻辑电路的单元， 这是不言而喻的。并且，作为本发明的第一扩散区域以及第三扩散区域以由晶体管 源极以及漏极构成的一对N型扩散区域为例进行了说明，但并非受此 所限，只要是构成晶体管的扩散区域即可。并且，作为本发明的第五扩散区域以及第七扩散区域以由晶体管 的源极以及漏极构成的一对P型扩散区域为例进行了说明，但并非受 此所限，只要是构成晶体管的扩散区域即可。并且，作为本发明的第二扩散区域以用于向标准单元提供第一基 板电源的P型扩散区域为例进行了说明，但并非受此所限，只要是用 于向标准单元提供第一基板电源的扩散区域即可。并且，作为本发明的第四扩散区域以用于向标准单元提供第二基板电源的P型扩散区域为例进行了说明，但并非受此所限，只要是用 于向标准单元提供第二基板电源的扩散区域即可。并且，作为本发明的第六扩散区域以用于向标准单元提供第三基板电源的N型扩散区域为例进行了说明，但并非受此所限，只要是用 于向标准单元提供第三基板电源的扩散区域即可。并且，作为本发明的第八扩散区域以用于向标准单元提供第四基 板电源的N型扩散区域为例进行了说明，但并非受此所限，只要是用 于向标准单元提供第四基板电源的扩散区域即可。并且，以作为本发明的第一导电型的第一阱以及第二阱的P阱区 为例进行了说明，但并非受此所限，只要是在标准单元形成的的阱区 即可。并且，以作为本发明的第二导电型的第三阱以及第四阱的P阱区 为例进行了说明，但并非受此所限，只要是在标准单元形成的的阱区 即可。本发明可以利用于半导体集成电路，尤其可以利用于能够使时钟 信号中的时钟偏移减小的半导体集成电路等。
权利要求
1.一种半导体集成电路，其特征在于，该半导体集成电路包括第一标准单元，其中形成有第一导电类型的第一阱；以及第二标准单元，其中形成有第一导电类型的第二阱，且单元高度与所述第一标准单元的单元高度不同；所述第一阱中配置有构成第一晶体管的第一扩散区域，和用于向所述第一标准单元提供第一基板电源的第二扩散区域；所述第二阱中配置有构成第二晶体管的第三扩散区域，和用于向所述第二标准单元提供第二基板电源的第四扩散区域；所述第一扩散区域和所述第二扩散区域之间的距离，与所述第三扩散区域和所述第四扩散区域之间的距离实质上是相同的。
2. 如权利要求l所述的半导体集成电路，其特征在于， 所述第一以及第二晶体管具有相同的栅极宽度、源极扩散区域的面积和漏极扩散区域的面积、以及晶体管的形状。
3. 如权利要求2所述的半导体集成电路，其特征在于， 所述第一标准单元中形成有第二导电类型的第三阱； 所述第二标准单元中形成有第二导电类型的第四阱； 所述第三阱中配置有构成第三晶体管的第五扩散区域，和用于向所述第一标准单元提供第三基板电源的第六扩散区域；所述第四阱中配置有构成第四晶体管的第七扩散区域，和用于向所述第二标准单元提供第四基板电源的第八扩散区域；所述第五扩散区域和所述第六扩散区域之间的距离，与所述第七扩散区域和所述第八扩散区域之间的距离实质上是相同的。
4. 如权利要求3所述的半导体集成电路，其特征在于， 所述第一标准单元具有被连接于所述第一晶体管的、第一金属布线层的第一金属布线；所述第二标准单元具有被连接于所述第二晶体管的、所述第一金 属布线层的第二金属布线；所述第一金属布线和所述第二金属布线实质上形状相同。
5. 如权利要求4所述的半导体集成电路，其特征在于， 所述第二标准单元的单元高度比所述第一标准单元的单元高度高；所述第一标准单元具有构成所述第一晶体管的栅电极； ^f述第二标准单元具有伪栅极布线和构成所述第二晶体管的栅电极；所述第二标准单元的栅电极和所述伪栅极布线之间的距离是某一 距离的2倍，所述某一距离是指所述第一标准单元的栅电极到所述 第一^^准单元和与该第一标准单元邻接的单元的边界之间的距离。
6. 如权利要求5所述的半导体集成电路，其特征在于，所述第 一以及第二标准单元是具有反相逻辑电路的单元。
7. 如权利要求5所述的半导体集成电路，其特征在于，所述第 一以及第二标准单元是具有缓冲逻辑电路的单元。
8. 如权利要求5所述的半导体集成电路，其特征在于，所述第 一以及第二标准单元是具有"与"逻辑电路的单元。
9. 如权利要求l所述的半导体集成电路，其特征在于，所述第一标准单元中形成有第二导电类型的第三阱； 所述第二标准单元中形成有第二导电类型的第四阱； 所述第三阱中配置有构成第三晶体管的第五扩散区域，和用于向所述第一标准单元提供第三基板电源的第六扩散区域；所述第四阱中配置有构成第四晶体管的第七扩散区域，和用于向所述第二标准单元提供第四基板电源的第八扩散区域；所述第五扩散区域和所述第六扩散区域之间的距离，与所述第七扩散区域和所述第八扩散区域之间的距离实质上是相同的。
10.如权利要求l所述的半导体集成电路，其特征在于， 所述第一标准单元具有被连接于所述第一晶体管的、第一金属布线层的第一金属布线；所述第二标准单元具有被连接于所述第二晶体管的、所述第一金属布线层的第二金属布线；所述第一金属布线和所述第二金属布线实质上形状相同。
11.如权利要求l所述的半导体集成电路，其特征在于， 所述第二标准单元的单元高度比所述第一标准单元的单元高度高；所述第一标准单元具有构成所述第一晶体管的栅电极； 所述第二标准单元具有伪栅极布线和构成所述第二晶体管的栅电极；所述第二标准单元的栅电极和所述伪栅极布线之间的距离是某一 距离的2倍，所述某一距离是指所述第一标准单元的栅电极到所述 第一标准单元和与该第一标准单元邻接的单元的边界之间的距离。
12.如权利要求l所述的半导体集成电路，其特征在于，所述 第一 以及第二标准单元是具有反相逻辑电路的单元。
13.如权利要求l所述的半导体集成电路，其特征在于，所述 第一 以及第二标准单元是具有缓冲逻辑电路的单元。
14.如权利要求l所述的半导体集成电路，其特征在于，所述 第一以及第二标准单元是具有"与"逻辑电路的单元。
全文摘要
本发明目的在于提供一种半导体集成电路，该半导体集成电路包括分别被配置有单元高度不同的标准单元的多个单元块，并可以减小单元块之间的时钟偏移，该半导体集成电路包括第一标准单元和与该第一标准单元的单元高度不同的第二标准单元，在第一标准单元的P阱区中配置有一对N型扩散区域和用于向第一标准单元提供第一基板电源的P型扩散区域，在第二标准单元的P阱区中配置有一对N型的扩散区域和用于向第二标准单元提供第二基板电源的P型扩散区域，第一标准单元的N型扩散区域和P型扩散区域之间的距离与第二标准单元的N型扩散区域和P型扩散区域之间的距离实质上是相同的。
文档编号H01L23/52GK101241909SQ200810008888
公开日2008年8月13日 申请日期2008年1月30日 优先权日2007年2月5日
发明者农添三资 申请人:松下电器产业株式会社