专利名称：电子系统、半导体集成电路和终端装置的制作方法
技术领域：
本发明涉及通过信号线向远程装置发送信号的电子系统，且 更具体地涉及这样一种电子系统，即该电子系统发送具有小于加 在该电子系统上的电源电压的幅度的信号.进一步地，本发明涉 及用在这种电子系统中的半导体集成电路和终端装置.背景技术近来，在开发小幅度高速信号发送方面已经进行了很多的活 动 在这种发送中，发送了具有小于电源电压的幅度的信号。例 如，已知的有GTL ( Gunning Transceiver Logic)标准。根据这 种GTL标准，输出电路是一个开放漏极式驱动器并采用了一种阻 抗匹配终端。在这些条件下，定义了以下参数终端电压Vtt-I. 2V士5^:终端电压Vh朋-O. 8V;输出高电平电压Vo =0. 8V+400mV; 输出低电平电压Voi^O. 8V—400tnV; 输入高电平电压Vm-O. 8V+50mV;且 输入低电平电压Vm=0. 8V—50mV。有关小幅度高速信号发送的已知参考文献有l) Tag"chi等 人的〃 COMPARf JVG SMALL — AMPLITUDE JiVTERRACES TOWARD 100 MJJZ TJMES〃 ， IV汰feei Etec汁onics， ATo. 591,第 269 — 290页，1993. 9. 27; 2) 丁agudti等人的"SMALL — AMPLITUDE JATTERFACE CIRCUJT FOR JJJGH — SPEED MEMORY BUS",Study Document o/ Institute o/ Etectrottics, Commrniication and Jn/ormcrfioti Engineers, iVoi)etn&er 26， 1993。困l是一种电子系统的系统框困，在该电子系统中，具有小于 电源电压的幅度的小幅度信号经过总线而在电子系统之间传送。困 1所示的系统包括一个微处理器1、SDRAM (同步动态随机存取存 储器)器件2!、22和2 (n是一个整数)、以及通过其传送小幅度信 号的总线3。目前，微处理器l与DRAM器件2！—2 之间的信号传 送是以几十MHz进行的。然而，需要以100MHz或更高的频率进 行信号传送。困2是传统接口与用在上述电子系统中的总线系统的电路困。 一个微处理器5具有信号输入/输出端6、基准电压输入端7和输 入电路8。信号输入/输出端6被用来输入和输出信号DQ。基准电 压输入端7被用来接收基准电压VKEF。输入电路8包括一个差动 放大器电路。另外，徵处理器5带有一个提供电源电压VCC(例如 等于3. 3V)的VXX7电源线10、通过其提供电源电压VSS(例如等于0V)的VSS电源线、一个主体电路11和一个推挽式输出电路 12。推挽式输出电路12由起上拉作用的增强型p沟道MOS晶体 管13和起下拉作用的增强型n沟道MOS晶休管14組成。总线15传送小幅度信号。终端电压源16产生终端电压VTT (例如等于1. 65\0。 VTT电压线17向与其相连的部分提供终端电 压VTT。在图2中连接有两个终端电阻18和19(例如为50 Q)。 SDRAM器件20具有用于输入和输出信号DQ的信号输入/输出 端21及接收基准电压VVe/的基准电压输入端22、具有差动放大 器电路的输入电路23、以及推挽式输出电路24。在图2的结构中，终端电压源16产生的终端电压VTT作为基 准电压We/而被加到微处理器5的基准电压输入端7和 SDRAM20的基准电压输入端22上。在困2的接口电路和总线系统中，信号DQ是以这样的方式传 送的，即中心电压被设定为等于基准电压VVe/( = 1.65VO，且该幅 度在士400mV的范围内。例如，当微处理器5将信号DQ送向 DRAM装置20时，pMOS晶休管13被关断(不导通)，且nMOS 晶体管14导通。在此情况下，信号DQ被设定在低电平(L)。当 pMOS晶体管13导通和nMOS晶体管14关断时，信号IX 被切换 到高电平(H)。当输出电路12输出低电平时，电流从终端电压源 16流向负载。当输出电路12输出高电平时，电流从负载流向终端电压源16。一般地，终端电压源16由一个诸如开关整流器或串联整流器 这样的电压源构成。然而，这种整流器不适于接收来自电源的电流。 如果电流从负载流向电压源，终端电压VTT将被改变。考虑到以上问题，可以采用如图3所示的总线系统。图3所示 的总线系统包括一个用于产生电源电压VCC的电源电压发生电路 25。电路25与VCG电源线26相连。另外，还设置了 一条VSS电源 线27。另外，该系统还包括终端电阻28—31(每一个都例如为 100Q)、分压电阻32和33、以及微处理器5的电源电压输入端34 和35。电阻32和33对电源电压VCG进行分压，以产生基准电压在此总线系统中，由终端电阻28和29組成的终端部分被设定 在约50Q，且由终端电阻30和31构成的终端部分被i殳定在大约等 于50Q。然而，图3所示的总线系统具有以下缺点。终端电阻29和28 以及终端电阻30和31分别被串联地连接在VCC线26与VSS线 27之间。因此，即使当没有信号传送时，电流也在终端电阻28—31中流动，从而增大了功耗。如果将分压电阻32和33设计成具有大电阻值，则可以降低流 过电阻32和33的电流。然而，如果电阻32和33没有良好的精度， 基准电压Vre/将不等于终端电压V"TT。基准电压We/与基准电压VTT之差将起着输入信号的直流偏置电压的作用，这降低了在输入信号的高电平或低电平侧的操作余量。因此，需要采用高精度的电阻32和33。 ^而，这导致成本的增大。 发明内容本发明的总体目的，是提供 一 种消除了上述缺点的电子系统、一种集成电路器件和终端装置。本发明的一个更具体的目的，是提供一种电子系统、一种集成 电路器件和一种终端装置，其中通过防止偏移电压的产生能够以较 低的电力消耗保证终端电压的稳定和输入信号的充分运行余量。本发明的这些目的是借助 一 种电子系统实现的，该电子系统包 括多个电子电路，每一个电子电路都具有信号输入和输出功能多一 条总线，多个电子电路与该总线相连；与该总线的端部相连的第一 终端电阻；以及，一个终端电压电路，它具有产生第一电压的第一部 分和产生第二电压的第二部分，第一电压与第二电压之和作为电源 电压而被提供到与总线相连的多个电子电路的输出电路，且第二电 压作为终端电压而被提供到第一终端电阻。本发明的上述目的，是借助一种电子电路实现的，该电子电路 包括一个输出电路，它具有一个由第一p沟道绝缘柵型场效应晶 体管构成的一个第一上拉元件和一个由第一ti沟道绝缘栅型场效 应晶体管枸成的第一下拉元件；一个第一倒相器，它具有由第二;P 沟道绝缘栅型场效应晶体管构成的第二上拉无件和由第二 ti沟道 绝缘柵型场效应晶体管枸成的第二下拉无件；以及，第二倒相器，它具有由第三P沟道绝缘栅型场效应晶体管枸成的第三上拉元件和由第三n沟道绝缘柵型场效应晶体管构成的第三下拉元件，提供 到所述第一和第二倒相器的电源电压与提供到所述输出电路的电 源电压相同。本发明的上述目的，也是借助一种电子电路实现的，该电子电 路包括一个输出电路，它具有由一个第一 tt沟道绝缘栅型场效应 晶体管枸成的第 一上拉无件，和由 一个第二 w沟道绝缘栅型场效 应晶休管枸成的第一下拉无件，该第一 n沟道绝缘栅型场效应晶 体管的阈值电压等于或高于从所述输出电路输出的低电平信号并 低于所述所述第二n沟道绝缘栅型场效应晶体管的阈值电压。本发明的上述目的，也是借助一种电子电路实现的，该电子电 路包括一个输出电路，它具有由一个耗尽型的第一n沟道绝缘栅 型场效应晶体管构成的第一上拉元件，和一个由增强型的第二ti 沟道绝缘栅型场效应晶体管枸成的第一下拉元件，第一 n沟道绝 缘栅型场效应晶体管具有等于或高于从所述输出电路输出的低电 平信号的阈值电压。本发明的上迷目的，也是借助应用到一个电子系统上的终端装 置来实现的，该电子糸统包括多个电子电路，它每一个都具有信号 输入和输出功能；以及，与多个电子电路相连的总线；所述终端装置 包括与总线的端部相连的终端电阻和封装所述终端电阻的部件。本发明的上球目的，还是借助 一 种电子系统实现的，该电子系统包括:具有信号输入和输出劝能和一个推挽式输出电路的多个电子电路；一条与多个电子电路相连的总线；以及，一个终端装置，它 具有一个具有上升特性的第一非线性无件和一个具有上升特性的第二非线性无件，第一非线性无件沿着正向方向连接在一个终端电 压线与所述总线之间，第二非线性元件沿着正向方向连接在总线与 携带着低于经过终端电压线提供的终端电压的电压的电压线之间， 当没有信号经过总线传送时在总线中没有电流流过。本发明的上述目的也是借助一种终端装置实现的。该终端装置 包括 一个具有上升特性的第 一非线性无件；以及， 一个具有上升特 性的第二非线性无件，该第一非线性元件沿着正向方向连接在总线与 一个终端电压线之间一终端电压是通过该终端电压线提供的，第 二非线性无件沿着正向方向连接在总线与一条电压线之间一通辻 该电压线提供一个低于终端电压的电压。本发明的上述目的也是借助一种电子电路实现的，该电子电路 包括多个逻辑判定电路，其每一个都具有一个第一负载元件一该 第一负载无件具有与提供电源电压的电源线相连的第一端，和一个 绝缘柵型第一 ti沟道场效应晶体管一该场效应晶体管具有与第一负载元件的一个第二端相连的漏极、经过一个第一输入保护电路而 被提供有一个内部终端电压的栅极、以及接收一个发送信号的源 极，通过对发送信号进行逻辑判定而获得的输出信号经过漏极而得 到输出；以及，一个内部基准电压发生电路，它具有一个带有与所述电源线相连的第 一端的第二负载无件、 一个真有与第二负载无件的 第二端相连的漏极、与第二n沟道场效应晶体管的漏极和第一w沟道场效应晶体管的柵极相连的栅极、和通过一个终端电压输入端 和一个第二输入保护电路接收终端电压的源极的绝缘栅型第二 n沟道场效应晶体管、以及具有与第二rt沟道场效应晶体管的柵极相连的第一端和与第二输入保护电路的第二端相连的电容，所述 内部基准电压在第二n沟道场效应晶体管的栅极获得，多个逻辑判定电路和所述内基准电压发生电路组成了与总线相连的电子电 路的输入电路，发送信号通过该总线。本发明的上述目的也是借助一种电子电路实现的，该电子电路 包括多个逻辑判定电路，其每一个都具有一个带有与提供电源电 压的电源线相连的第 一端的第 一 负载无件，和一个绝缘栅型第一 ti 沟道场效应晶体管，该场效应晶体管具有与第一负载无件的第二端 相连的漏极、通过一个第 一输入保护电路而被提供有一个内部基准 电压的柵极、和接收一个发送信号的源极，通过对发送信号进行逻 辑判定而获得的输出信号经过漏极而被输出；以及一个内部基准电 压发生电路，它具有一个带有一个与所述电源线相连的第一端的第 二负载无件，一个绝缘栅型第二 n沟道场效应晶体管，该场效应晶 体管具有与第二负载无件的第二端相连的漏极、连接到第二 n沟 道场效应晶体管的漏极和第一 w沟道场效应晶体管的栅极的栅 极、和经过基准电压输入端和一个第二输入保护电路而接收基准电压的源极一该基准电压被用来进行所述逻辑判定，和一个带有与第二n沟道场效应晶体管的源极相连的非倒相输入端、与其输出 端和第一n沟道场效应晶体管的柵极相连的倒相输入端的运算放 大器，所述内部基准电压是在该运算放大器的输出端获得的，多个 逻辑判定电路和所述内部基准电压发生电路組成了与总线相连的 电子电路的输入电路发送信号通过该总线。本发明的上述目的也是借助一种电子电路实现的，该电子电路 包括多个逻辑判定电路，其每一个都具有一个带有与一个提供电 源电压的电源线相连的第一端的第 一 负载无件，和一个绝缘柵型第 一 n沟道场效应晶体管一该场效应晶体管具有与第 一 负载元件的 第二端相连的漏极、被提供有一个内部基准电压的柵极、和一个源极，和一个第 一可变阻抗无件一该元件具有与该源极相连的电流输 入端、 一个被设定到地电位的电流输出端、和一个通过一个发送信 号输入端和一个第一输入保护电路而接收一个发送信号的控制端， 通过对发送信号进行逻辑判定而获得的输出信号就通过该第一 n 沟道场效应晶体管的漏极而输出；以及，一个内基准电压发生电路， 它具有带有一个与电源线相连的第一端的第二负载元件，一个绝缘 柵型第二tt沟道场效应晶体管一该场效应晶体管具有与第二负载无件的第二端相连的漏极、与该第二端和第一n沟道场效应晶体 管的栅极相连的栅极、和一个源极，以及一个第二可变阻抗元件一 该无件具有与第二 tt沟道场效应晶体管的源极相连的电流输入端、被置为地电位的电流输出端、和经过一个基准电压输入端和一 个第二输入保护电路而接收基准电压的控制端，该基准电压被用来对发送信号进行逻辑判定，该内部基准电压是在第二 n沟道场效 应晶体管的栅极获得的。本发明的上述目的也是借助一种电子电路实现的，该电子电路 包括一个差动放大器电路，该电路被提供有应当受到逻辑判定的 输入信号和用来进行逻辑判定的基准电压；以及，一个输入电路，它 包括一个电流控制电路，后者对所述差动放大器电路进行控制以使 流辻所述差动放大器电路的电流随着基准电压的改变的变化处于 预定的范围内。本发明的上述目的，还是借助一种电子电路实现的，该电子电 路与 一个第 一 电源线相连(通过该第 一 电源线提供一个第 一 电源电 压)，所述电子电路包括一个由一个P沟道绝缘柵型场效应晶体管 枸成的第一晶体管，该晶体管具有与通过其提供等于或低于第一电 源电压的第二电源电压的第二电源线相连的源极、与电子电路的输 出端相连的漏极、和被提供有第 一信号的栅极一该第 一信号可在一 个与第二电源电压对应的高电平同一个与地电压对应的低电平之间转换；一个由一个n沟道绝缘栅型场效应晶体管构成的第二晶 体管，该场效应晶体管具有与第二电源线相连的漏极、与输出端相 连的源极、和被提供有一个第二信号的栅极一该第二信号可在与所 述第一电源电压对应的高电平同与地电压对应的低电平之间转换；以及，一个由一个tl沟道绝缘栅场效应晶体管构成的第三晶体管，该晶体管具有与该输出端相连的漏极、与地相连的源极、和被提供 有一个笫三信号的栅极一该第三信号可在与第一电源电压对应的 高电平同一个与地电压对应的第二电平之间转换。本发明的上述目的，还是借助一种电子电路实现的，该电子电 路包括一个输出控制电路，它具有与经其提供第一电源电压的第 一电源线相连的电源端，并输出第一和第二信号一该第一和第二 信号均可在与第一电源电压对应的一个高电平同一个与地电压对 应的低电平之间转换；一个第一倒相器，它具有与经其提供等于或 低于第一电源电压的第二电源电压的第二电源线相连的电源端、提 供有第一信号的输入端、和输出可在一个与第二电源电压对应的高 电平同 一个与地电压对应的低电平之间转换的信号的输出端； 一个 第二倒相器，它具有与第一电源线相连的电源端、提供有第二信号的输入端、和输出可在与第一电源电压对应的一个高电平同与地电 压对应的一个低电平之间转换的信号的输出端；由一个1>沟道绝缘 栅型场效应晶体管枸成的第一晶体管，该晶体管具有与第二电源线 相连的漏极、与输出端相连的源极、和与第 一例相器的输出端相连 的柵极；由一个n沟道绝缘栅型场效应晶体管构成的第二晶体管， 该晶体管具有与第二电源线相连的漏极、与输出端相连的源极、和提供有第 一信号的栅极；以及，由 一个w沟道绝缘柵型场效应晶体 管构成的第三晶体管，该晶体管具有与输出端相连的漏极、接地的源极、和与第二倒相器的输出端相连的栅极。
从以下结合附图所进行的详细描述，本发明的其他目的、特征和优点将变得更为明显。在附图中囹l是在其中传送小幅度信号的电子系统的樞囹；圉2是可以应用于囷1的电子装置的接口电路和总线系统的电路圉；困3是可以应用于图l所示的电子装置的另一接口电路和另 一总线系统的电路图；圉4是根据本发明的第一个方面的电子系统的电路困； 團5是根据本发明的第二方面的电子系统的电路圉； 國6是本发明的第一实施例的基本部分的电路困；困7是囹6所示的微处理器的部分电路图；困8、9和10是显示图7的电路的操作的电路图；國11是困6所示的微处理器的另一个例子的部分电路图；圉12、13和14是困ll所示电路的电路困；困15是本发明的第二实施例的基本部分的电路困；困16是囹15所示徵处理器的部分电路图；困17是囹16所示的rtMOS晶体管的静态特性的曲线图； 困18是本发明的第二实施例的部分电路困； 困19是本发明的第一实施例的部分电路困； 囹19A是圉16所示的电压发生电路的电路困；图20是本发明的第三实施例的基本部分的电路圉； 困21是本发明的第四实施例的基本部分的电路图； 圉22是本发明的第五实施例的基本部分的电路困； 困23是囹22的终端模块的电路困；图24是根据本发明的第五实施例的系统的基本部分的立体囹；图25是用于本发明的第五实施例中的终端电压发生电路的电 路困；困26是本发明的第六实施例的基本部分的电路圉；困27是困26的终端单元的特性曲线困；图28是本发明的第七实施例的基本部分的电路图；圉29是困28的终端单元的特性曲线圉；圉30是用于本发明的第七实施例中的终端模块的电路圉；圉31是本发明的第八实施例的基本部分的电路图；图32是图31所示的偏置电压发生电路的电路圉；囷33是國32所示的一个运算放大器的电路困多圉34是困32所示的另一种运算放大器的电路图；困35是用于本发明的第八实施例中的终端单无的特性曲线圉；圉36是本发明的第九实施例的基本部分的电路困；困37是与在前述附图中公布的输入电路不同的输入电路的电路囹；图38是圉37所示输入电路的特性曲线图； 困39是具有多个输入电路的多输入端半导体集成电路器件的 输入电路单无的框圉，每一个输入电路都具有图38所示的结枸； 图40是根据本发明的第十实施例的输入电路的电路图； 圉41是困40的输入电路的操作电路困； 困42是根据本发明的第十一实施例的输入电路的框困； 困43是根据本发明的第十二实施例的输入电路的框圉； 困44是困40所示的输入电路的详细结构的框图； 困45是图41所示的输入电路的详细结枸的框图； 困46是圉45所示的内部基准电压发生电路的电路困； 图47是图42所示的输入电路的详细结枸的框图； 圉48是与前述附图中所示的输入电路不同的输入电路的电路图；圉49是图48所示的差动放大器电路中消耗的电流与加在其 上的基准电压之间的关系曲线困；圉50是根据本发明的输入电路的第一方面的框圉；圉51是根据本发明的输入电路的第二方面的框圉；圉52是图51所示的配置的详细结构的电路图；圉53是图51所示的电流控制电路的输出与基准电压的曲线图；困54是根据本发明的输入电路的第三方面的框囹；團55是根据本发明的输出电路的一个方面的电路困；困56是根据本发明的第十三实施例的输入电路的电路囹；圉57是困56所示的差动放大器电路消耗的电流与基准电压之间的关系的曲线困；圉58是根据本发明的第十四实施例的输入电路的电路囹； 困59是囹58所示的差动放大器电路消耗的电流与基准电压之间的关系的曲线图；困60是根据本发明的第十五实施例的输入电路的电路囹多 困61是圉60所示的差动放大器电路中消耗的电流与基准电压之间的关系的曲线國；困62是圉60所示的差动放大器电路中消耗的电流与其中所用的晶体管的栅极长度偏差之间的关系的曲线囹；困63是图48所示的差动放大器电路中消耗的电流与晶体管的栅极长度偏差之间的关系的曲线困；圉64是根据本发明的第十六实施例的输入电路的电路圉豕 圉65是囹64的差动放大器电路中消耗的电流与基准电压之间的关系的曲线图；固66是根据本发明的第十七实施例的输入电路的电路困； 囹67是困66的差动放大器电路中消耗的电流与基准电压之间的关系的曲线圉；图68是图66的差动放大器电路中消耗的电流与其中所用的 晶休管的栅极长度的偏差之间的关系的曲线囹；图69是根据本发明的第十八实施例的输入电路的电路囹； 图70是图69的差动放大器电路中消耗的电流与基准电压之间的关系的曲线图；图71是根据本发明的第十九实施例的输入电路的电路困； 图72是根据本发明的第二十实施例的输入电路的电路困； 囹73是根据本发明的第二十一实施例的输入电路的电路困； 困74是根据本发明的第二十二实施例的输入电路的电路圉多 困75是根据本发明的第二十三实施例的输入电路的电路困； 困76是根据本发明的第二十四实施例的输入电路的电路困； 圉77是根据本发明的第二十五实施例的输入电路的电路困； 图78是加到图77所示的输出电路上的输入信号的波形图; 图79是频率为200MHz的输入信号的波形图； 图80是当终端电压等于1. 65V时输入信号的幅度与wMOS电流镜式差动放大器电路的输入电路的时间延迟之间的关系曲线 困；图81是当终端电压等于1. OV时输入信号的幅度与wMOS 电流镜式差动放大器电路的输入电路的时间延迟之间的关系曲线 图；图82是根据本发明的电子系统的第一个例子的框图；困83是根据本发明的电子系统的第二个例子的框圉； 困84是根据本发明的电子泉统的第三个例子的框图；图85是本发明的第四个例子的框图。
具体实施方式
图4是基于本发明的一个第一方面的电子系统的一个电路图。 囹4所示的电子系统包括一个电压发生电路37,其含有用于产生电压VI的电压发生电路38、用于产生电压V2的电压发生电路39、以及电压输出端40和41。电压发生电路38与39为串联连接。电路38和39所产生的电压VI和分别提供到电压输出端40和41。电源线42传送等于电压发生电路37产生的Vl+V2的电源 电压。终端电压线4 3传送等于由电压发生电路37输出的电压 V2的终端电压VTT。 一个集成电路44经过信号输入/输出端45 实现信号的输入与输出。集成电路44具有一个电源电压输入端46 和一条电源线47，电源电压输入端46接收电源电压Vl+V2，而 电源线47则将电压Vl+V2作为一个电源电压来加以提供。进一 步地，集成电路44具有一个推挽式输出电路48，其包括一个p沟 道绝缘柵型场效应管49作为一个上拉部件，以及一个n—沟道绝 缘柵型场效应管50，作为一个下拉部件。进一步地，困4所示的系统包括一条形成一信号传输路径的 总线，以及一 个端接该总线51的终端电阻52。该系统还包括一集 成电路53，其完成信号的输入和输出。集成电路53具有输入信号的信号输入端54、基准电压输入端55、以及一输入电路56;从电压 发生电路37输出的电压被提供给该基准电压输入端55。在图4所示的系统中，输出电路48被提供有电压Vl+V2作 为电源电压，而终端电阻52则被提供有电压作为终端电压 VTT。因此，就能够传送一个具有中心电压为V2的信号。当将电 压VI和V2设置为彼此相等的情况下，可以将终端电压VTT设 置为电压Vl+V2的一半。当晶体管49截止时，晶体管50被导通，输出电路48的输出 便被转换成低电平。在这种情况下， 一个电流知顺序地在由电压发 生电路39、终端电压线43、终端电阻52、总线51、n沟道晶体管50、 地、电压发生电路39所組成的一个闭合回路中流动。因而，电压输 出端41的电压被保持于电压V2。当晶体管49被导通、晶体管50被截止时，输出电路的输出被 转换成高电平。在这种情况下，电流"顺序地在由电压发生电路 38、电源线42、晶体管49、总线51、终端电阻52、再到电压发生器38 所組成的闭合回路中流动。因而，电压输出端41的电压保持于电 压V2。根据本发明的第一个方面，在如上述的方式中，由于电压发 生电路37由电压发生电路38和39串联连接组成，并且即使在电 流进入电压发生电路37时也能够保持电压输出端41于电压V2， 所以能够保证终端电压VTT等于电压V2的稳定性。进一步地，当总线51不传送任何信号时，在终端电阻52中无电流流动，从而 便可降低对电源的消耗。而且，对于集成电路44和53，终端电压 VT，T可被用作为基准电压We/。因此，就有可能使基准电压 We/与终端电压VTT相一致，防止电压偏移的出现，进而保证足 够的工作裕度。困5是一个基于本发明第二方面的电子系统的电路圉。该系 统包括一个电压发生电路58，其产生一个电压V3。 一条用于提供 电压V3作为电源电压的电源线59与该电路58相连。该系统还包 括一个电压发生电路60，其产生一个电压V4。电路60包括一个用 于接收电压的电源电压输入端61、 一条电源线62、以及一个 运算放大器63。而且，电压发生电路60包括分压电路64和65，对 电压V3进行分压。进一步地，电压发生电路60包括一个电压输出 端66，电压V4通过其得到输出；还包括在一条终端电压线67，用 于提供从电压发生电路60输出的电压V4，作为终端电压VTT。在电压发生电路60中，电压V3被电阻64和65所分压，从而 产生一个分电压被提供到运算放大器63的第一输入端。运算放大 器63的输出被及馈至其第二输入端，因此，该第二输入端，即电 压输出端66，则被施加有电压V4，其与由电阻64和66所分压过 的分压相同。该系统包括一个集成电路68，其具有一个信号通过其进行信 号输入和输出的信号输入/输出端69、 一个通过其接收电压作为电源电压的电源电压输入端70、一条通过其提供电压作为电 源电压的电源线71、以及一个推挽式输出电路72。该推挽式输出电 路72包括一个作为一个上拉部件的P沟道绝缘栅型场效应晶体管 73，和一个作为一个下拉部件的n沟道绝缘柵型场效应晶体管 74。进一步地，还提供有一条用作信号传输路径的总线75， 一个 端接该总线75的终端电阻器76。该系统进一步包括一个信号通过 其得到输出和输入的集成电路77。电路77包括一个通过其输入信 号的信号输入端78、一个通过其由电压发生电路60输出的电压 作为基准电压We/得以施加的基准电压输入端79、以及一个 输入电路80。假设电阻64和65的电阻值分別被表示为R"和R65，终端电 压VTT被写作V3X私5( 1 64+K65),使得一个具有等于终端电压 VTT的中心电压的小幅信号能够得以传送。当R"-Re5时，终端 电压VTT可设置为等于V3/2。当晶体管73截止而晶体管74导通时，输出电路72的输出被 转换成低电平。在这种情况下，电流"以这样的顺序，即运算放大 器63、终端电压线67、终端电阻76、总线75、晶体管74、地、电压发 生电路58、电源线59和62、再到运算放大器63的顺序，在由它们 所組成的闭合回路中流动。当晶体管73导通而晶体管74截止时，输出电路72的输出被转换成高电平。在这种情况下，电流"以这样的顺序，即电压发生电路58、电源线59和71、晶体管73、总线75、终端电阻76、终端电 压线67、运算放大器63、地、再到电压发生电路58的顺序，在由它 们所組成的闭合回路中流'动。如上所述，本发明的第二方面是如此枸成的，使得等于终端 电压VTT的电压V4通过运算放大器63得到及馈。因此，即使当 通过电压输出端66输出或输入电流时，其中终端电压VTT等于 的稳定性也能够得到保证。进一步地，当没有信号经总线75传送时，在终端电阻76中没 有电流流动，使得功耗得以喊少。而且，由于终端电压VTT可被 用作为集成电路68和77的基准电压Vre/，所以能够使基准电压 We/与终端电压VTT相一致，并防止偏移电压的出现，并能保证 足够的工作裕度。现在将参照图6至图36，给出本发明之第一至第九实施例的 描述。首先，将参照困6至图14，描述本发明的第一实施例。 困6是本发明第一实施例基本部分的一个电路原理固。困6所 示的电子系统包括一电压发生电路83，其包括电压发生电路84和 85以及电压输出端86和87。电压发生电路84和85各产生一个例 如等于1.0V的电压V5。电压发生电路84和85串联相连。通辻电 压输出端86,输出一个等于2XV5(例如-2. OV)的电压，作为电源电压VCCQ;通过电压输出端87，输出电压卩5(例如=1. 0V)， 作为终端电压VTT。困6所示的电子系统还包括一条VCCQ电源线88和一条终 端电压线89， VCCQ电源线88提供从电压发生电路83输出的电 源电压VCCQ(例如二2XV5)，而终端电压线89则提供从电压发 生电路83输出的终端电压VTT(例如=510。而且，该电子系统 还包括一个微处理器90和SDRAM器件91 — 94，每一器件执行 八比特DQ0—DQ7数据的输入/输出操作。参考号95—99表示通 过其数据得以输入和输出的数据输入/输出端。参考号100—104表 示通过其基准电压得以接收的基准电压输入端。在本发明的第一 实施例中，终端电压VTT作为基准电压We/被提供给微^b理器 和SJDRAM器件91 — 94。微处理器90包括一个输入电路105和一个推挽式输出电路 110，这些电路对数据DQO进行处理。SDRAM器件91—94包括输 入电路106—109和推挽式输出电路111 — 114，这些输入和输出 电路负责处理数据CQO。提供有总线115用于传送数据DQO。终端 电阻116和117被连接于该总线115的两端。终端电阻116例如 阻值为50fl,而终端电阻117例如阻值为30i2。微处理器90与 SDRAM器件91—94的输入和输出电路具有相同的电路配置，在 圉7中仅示出作为微处理器90之一部分的输入和输出电路。参考圉7，微处理器90具有施加有电源电压VX7C(例如，为3. 3VO的VCC电源端119、施加有电源电压VCCQ(例如，为2. 0V) 的VXX7Q电源端120、以及施加有地电压VSS(OV)的VSS电源端121。 微处理器90具有一条与VCC电源端119相连的VCG电源线122、 一条与VCCQ电源端120相连的VCCQ电源线123、以及一 条与VSS电源端相连的VSS电源线124。微处理器具有施加有电源电压VCG的一个主体电路125。符 号^^I表示从主体电路125中输出的数据，符号^表示一个确定该输出状态是否应被设为高阻抗状态的控制信号。 一个控制 电路126上施加有电源电压VCC,它是由一个ATOR(或非)电路 127、一个反相器128和一个2VAiVT)(与非)电路129组成的。 一个 输出驱动电路(前置驱动器)130上施加有电源电压VCCQ，它是 由增强型P沟道MOS晶体管133和134、增强型w沟道MOS晶 体管135和136組成的。输出电路110由一个作为上拉元件的增 强型pMOS晶体管137和一个作为下拉无件的增强型wMOS晶体 管138組成。在向一个其中形成有pMOS晶体管133、134和137的iV型阱 施加电源电压VCC作为一个及偏置电压的情况下，当电源电压 VXX7和VCCQ分别在通电或断电的时刻变成和时，电流从 i>MOS晶体管133、 134和137的源极流向该AT型阱。这种电流会 损Jt不pMOS晶体管133、 134和137。考虑到这种情况，在本发明的第一实施例中，将VCCQ作为反偏置电压施加给其中形成有PMOS晶体管133、134和137的iV 型阱。即使当在通电或断电的时刻电源电压VCC和VCCQ分别变 为和时，也能防止电流从pMOS晶体管133、 134和137的 源极流向其中形成有PMOS晶体管133、 134和137的AT型阱。结 果，就能够防止PMOS晶体管133、134和137遭到损坏。参照图8，当控制信号J^"为低时，反相器128的输出电平为 高，而.JVOR电路127之输出电平为低。因此，！>MOS晶体管133 导通、nMOS晶休管135截止。进一步地， 一个反相器131的输出 电平为高，进而pMOS晶休管137被截止。而且，2VAATD电路129 的输出电平为高，》MOS晶体134被截止。rtMOS晶体管为导通， 一个反相器132之输出电平为低。nMOS晶体管138为截止。因此， 在上述情形下，输出电路110处于高阻状态(Hi—Z)。如困9所示，当控制信号Hf为高且数据DATA为高时, ATOR电路127的输出电平为低。所以，！>MOS晶体管133为导通、 nMOS晶体管135为截止。反相器131之输出电平为高，而l>MOS 晶体管137为截止。N"AiVD电路129之输出电平为低，而pMOS 晶休管134为导通。tiMOS晶体管136为截止，而倒相器132之输 出电平为高。tiMOS晶体管138为导通。因此，从输出电路110输 出的信号1X 0为低。如圉io，示，当控制信号j^"为高而数据n^为低时，ATOK电路127之输出电平为高。因此，pMOS晶体管133为截止，而nMOS晶体管135为导通。反相器131的输出电平为低，而 》MOS晶体管137为导通。iVAND电路129的输出电平为高，而 pMOS晶休管134为截止。nMOS晶休管136为导通，而反相器 132之输出电平为低。nMOS晶体管138为截止。因此，在上述情 况下，从输出电路110输出的信号DQ0为高。在本发明的第一实施例中，SDRAM器件91 —94以等间隔与 总线115相连接，并且仅在微处理器90和DRAM器件91之间提 供总线115。所以，当总线115的特性阻抗表示为Z0时，SDRAM 器件91—94通过其等间隔连接的总线115的那些部分之有效特性 阻抗小于其SD1 AM 91—94未与之相连接那些部分的有效特性阻抗o一般地，总线115的特性組抗Z0被表示成Z0-a/C)"2，其 中L为单位长度的导线电感，C是单位长度的导线电容。例如，典 型地，L=250nH/m， G= 100pF。在这种情况下，Z0=(250X 10-V100X10-12)1/2=50S3。另一方面，在SDRAM器件91—94被连接的情况下，加上了 它们的负载电容(更具体地为输入/输出端96—99的电容)。如果各 具有3. 75j>F电容的SDRAM器件91一94以6. 25mtn的等间隔与 总线115相连接，则每米有160个SDRAM器件被连接到该总线 上。假设每米电容用CL代表，CL=3. 75pFX160tn--600pF/m。 在这种情况下，总线115的有效特性阻抗ZL被表示成ZL= 〔 L/(C + CL)〕1/2，且等于18. 9i3(= 〔250X 10-9(100X 10-12 + 600X 10-12〕)。这一有效特性阻抗值远远小于无负载时获得的特性阻抗 Z0=(50Q)o为了严格建立这种阻抗匹配，从而避免信号的任何反射，应 当将终端电阻116和117的电阻值设置为等于该有效特性阻抗 ZL，即等于18.9D。但是，当终端电阻116和117的电阻值为18. 9Q时，从驱动侧计得的负载电阻为9.450。而且，餘非输出电路 110 — 114具有大约为20mA的电流驱动能力，否则输入电路105 —109是不能够稳定地工作并提供足够的信号幅度的。考虑到上述这种情况，根据本发明的第一实施例，不再要求 SJDRAM器件9 1 — 94绕其周围集中的终端电阻117的值处于严 格匹配的状态，而是大于有效特性阻抗ZL。上述值被限制在总线 115无负载与之连接时的特性阻抗ZO上，更具体地，该值为30"。另一方面，并没有任何负载与微处理器90相连接。因而，将终 端电阻116的值设置为等于这与总线115的在无负载时所 获得的特性阻抗相等。结果，从驱动側计得的负载阻抗是18. 7Q， 这与30Q和50Q的并联值相等。在种情况下，负载电阻大于仅仅 当30D电阻简单连接于总线115任一侧所获得的电阻(该负载 电阻则等于15i3)。所以，即使输出电路110—114具有相对较低的 电流驱动能力，也可以获得一个大的信号幅度。在本发明的第一实施例中，微处理器90和SDRAM器件91—94的输出电路110 —114是利用CMOS型推挽电路构成的，这 些推挽电路上施加有电源电压VCCQ。进一步地，终端电压VTT 等于VCCQ/2，因此信号能以这种方式加以传输，即中心电压等于 终端电压V7T。例如，如果输出电路110输出低电平输出信号，则电流在由电 压发生电路85、终端电压线89、终端电阻116和117、总线115、输 出电路110(tiMOS晶体管138)、地、以及电压发生电路85枸成的 闭合回路中依上述顺序流动。另外，如果输出电路110输出高电平输出信号，则电流在由电 压发生电路84、 VX CQ电源线88、输出电路110(nMOS晶体管 137)、总线115、终端电阻116和117、以及电压发生电路84构成 的闭合回路中依上述順序流动。如上所述，根据本发明的第一实施例，由于电压发生电路83 的电压发生电路84和85串联连接，即使电流通过电压输出端87 输出或输入，电压输出端87的电压也被保持于等于l.OV的电压 V5。所以，能够保证终端电压VTT等于其值为1. 的电压的 穗定性。进一步地，当没有信号经总线115传输时，终端电阻116和 117内无电流流动。因而可降低功耗。进一步地，根据本发明的第一实施例，终端电压VTT被作用 为微处理器90和SDRAM器件91 —94中所需要的基准电压Vre/。所以，可以实现基准电压We/和终端电压VTT的一致性 而不会产生偏移电压。因而，能够保证足够的工作格度。而且，根据本发明第一实施例，电源电压VCCQ作为输出驱 动电路130驱动输出电路110 — 114所必须的电源电压加以提供。 所以，能够以一种平衡的方式驱动作为上拉无件的PMOS晶体管 和作为下拉元件的wMOS晶体管。可以如囹11所示地配置微处理器90中的输出控制电路126、 输出驱动电路130和输出电路110。困ll所示的电路也可用于 SDRAM器件91—94上e在困11中，输出控制电路l26是由一个ATAATD电路141、 一 个及相器142和一个ATOR电路143組成的。输出驱动电路130是 一个施加有电源电压VCG的CMOS型反相器。该CMOS反相器 是由一个增强型i>MOS晶体管145和一个增强型riMOS晶体管 146枸成的。输出电路110是由一个作为上拉无件的耗尽型 rtMOS晶体管147和一个作为下拉元件的增强型nMOS晶体管 148組成的。输出电路110力囹改进上拉元件的驱动能力。在上述情况下，当数据信号DQO的低电平被设置为等于Vo" 以便使得阻断该耗尽型wMOS晶体管147成为可能时，有必要将 wMOS晶体管147的阀值电压VTHD设置为一V^《Vthd。例如， 在终端电压VTT等于l.OV的情况下，当信号DQ0处于士0.25V (驱动电流为IO怖A)的范围之内时，VOL=l—0. 25=0. 75V。在此情况下，阈值电压Vthd等于或大于一0.75V。如困12所示，当控制信号HZ处于高电平时，反相器142的 输出电平为低，ATAIVD电路141的输出电平为高。PMOS晶体管 145为截止，nMOS晶体管146导通。及相器144的输出电平为 低，而nMOS晶体管147截止。而且，ATOR电路143的输出电平为 低，而tiMOS晶体管148截止。在此情况下，输出电路110处于高 阻抗状态。如圉13所示，当控制信号HZ为低且数据DATA为高电平 时，iVAND电路141的输出电平为低，且PMOS晶休管145为导 通。ttMOS晶体管146截止，反相器144的输出电平为高，而 rtMOS晶体管147导通。而且，ATOl 电路143的输出电平为《氐， 而nMOS晶体管148截止。在此情况下，从输出电路110输出的信 号DQO处于高电平。如圉14所示，当控制信号处于低电平且数据J3A7M处 于低电平时，NVUVD电路141的输出为高，而pMOS晶体管145 截止。wMOS晶体管146导通，而反相器144的输出电平为低。 wMOS晶体管147截止。而且，iVOl 电路143的输出电平为高， 而wMOS晶体管148导通。在此情况下，从输出电路110输出的信 号DQO处于低电平。nMOS晶休管147可以由一个增强型nMOS晶体管所替代。 在这种情况下，除非该增强型nMOS晶体管的阈值电压低于tiMOS晶体管148的阈值电压，驱动能力提高的优点可能会被阈 值电压的降低而抵消掉。现在将结合困15 — 19,给出根据本发明的第二实'施例的电子 系统的描述。图15是根据本发明第二实施例电子系统的主要部分的电路原 理圉。如困15所示的电子系统具有一个电压发生电路150，其产生 一些不同于圉6所示电压发生电路83所产生的电压的电压。电压 发生电路150具有各产生一个电压V6(例如为1. 的电压发 生电路151和152，以及电压输出端153和154。更特別地，电压 发生电路151和152串联连接。向电压输出端153输出一个电压2 XV6( =3. 3V，例如)，作为电源电压VCCQ;向电压输出端154 输出一个电压V6( =1.65V，例如)，作为终端电压VTT。如困1 5所示的总线115具有一些分支部分155—159，即 支路(sm&s)。电阻器160—164被连接于总线115上的各分支点和 支路155—159之间。在本发明的第二实施例中，经VCCQ电源线88所提供的电源 电压VXJGQ被施加至微处理器90和SJ3RAM器件91—94的 VCC电压端和VCCQ电压端上。微处理器90和SDRAM器件91 —94的VCC电源端与其外部的VCCQ电源端相连接。困16示出 了 一种用于微处理器90的连接。如困16所示，作为徵处理器90的一个例子，根据本泉明第二实施例，不仅主体电路125和输出控制电路126由等于3. 的电 源电压VCCQ所驱动，而且输出驱动电路130和输出电路110也 是为这一等于3. 3V的电源电压VCCQ所驱动的。在此情况下， wMOS晶体管138的栅极也施加有3. 的电源电压VCCQ，使得 wMOS晶休管138的内阻被降低，而过量电流在输出电路中流动。考虑到上述这种情况，根据本发明的第二实施例，在总线115 上的分支点和支路155之间连接电阻160,以便逸择适当的输出电 路110的内电阻值，防止与相对于终端电阻116和117有关的驱 动电流变化。类似地，在总线115的一些分支点和支路156—159 之间连接电阻161 — 164。圉17和18示出如何确定电阻160—164的电阻值的原理。更 具体地，困17是在微处理器90的输出电路110中nMOS晶体管 138的静态特性曲线；困18示出圉15中这种配置的部分。在本发 明的笫二实施例中，nMOS晶休管138被如此配置，使得其具有 如困17所示的静态特性。在nMOS晶体管138被，等于3. 的 VCGQ电压所导通时，其柵一源电压Vos等于3. 3V，而其漏一源 电压Vns等于0. 2V。假设nMOS晶体管138的驱动电流等于10mA，而终端电阻 116和117的电阻值等于50"，则负载电阻值等于25Q，终端电阻 116和117两端产生的电压降等于0.25V，如困18所示。结果，总 线115的电压变为等于1. 4V，这表明电阻器160的电阻值被确定为120iK = (1.4—0.2)/10X10-3)。电阻器161 —164的电阻值则 按照与电阻器160相同的方式来逸择。如上所示，通过在总线115和支路155 — 159之间提供电阻 160—164,就能够使支路155 — 159中引起的向总线115的信号 及射影响降至最小。在上述情况下，支路155—159的特性阻抗可以如下确定。首 先，考虑到输出电路的驱动能力，将电阻160—164的电阻值设置 为等于120fl。由于总线115的特性阻抗为所以从分支节点 观察总线115时，可以看到两个并联连接的具有电阻的电阻 器。亦即，25Q的特性阻抗可以被看作为一个负载。另外，当电阻160 —164分别具有120Q的电阻值时，当从支 路155 — 160观察总线115时，就可以看到一个145iK = 120Q+ 25Q)的阻抗。因此，支路155—156的特性阻抗可被适当地设置为 等于145Q。通过实验已经得到过证实，即使在上述值在士50^的 范围之内变化时，也不会引起问题。当逸择了每一支路特性阻抗的 上述值时，信号从总线115被输入到支路155—159中，输入/输出 端95 — 99无终端。因此，该输入信号全部地被反射(100^反射 率)。但是，当被反射信号被传输到电阻160—164时，就不会发生 反射，因为已建立了阻抗匹配。亦即，在进入总线115之后，信号 被终端电阻116和117所吸收。所以在支路155—159之后不会出 现谐振现象，从而实现良好的信号传输。与本发明第一实施例中的情况一样，当利用等于2. OV的 VCCQ导通nMOS晶体管138时，栅一源电压VGS等于2. 0V,而 漏一源电压Vos等于0. 75V。由于nMOS晶体管138的驱动电流 等于10mA,终端电阻116和117的电阻等于50Q，而负载电阻为 25D，在终端电阻116和117两端出现的电压降变为等于0. 25V， 如國19所示。在此情况下，不需要电阻160。亦即，当降低电源电 压VCCQ时，就不再需要电阻160—164，而元件的数量便可得到 喊少。但是，在支路155—159中引起的谐振却不能通过阻抗匹配 得以抑制，所以，有必要尽可能地减小支路155—159的长度。在本发明的第二实施例中，微处理器90和SCRAM器91 — 94的输出电路110—114是通过施加有电源电压VGGQ的GMOS 型推挽电路組成的。而且，终端电压VTT被设置成VCCQ/2。所 以，能够传输具有等于终端电压V"TT的中心电压的小幅度信号。当输出电路110提供低电平时，电流依序在电压发生电路 152、终端电压线89、终端电阻、116和117、总线115、输出电路110 (ttMOS晶体管138)、地、以及电压发生电路152组成的闭合回路 中流动。当输出电路110提供高电平时，电流依序在电压发生电路 151、VCCQ电源线88、输出电路110(|)MOS晶体管137)、总线 115、终端电阻116和117、以及电压发生电路151组成的闭合回路 中流动。如上所述，根据本发明的第二实施例，由于电压发生电路151和152串联连接，即使当电流流出或流入电压输出端154时电压 输出端的电压V6也可以被保持于1.65V。因此，使得保证VTT-V6=l. 的稳定性成为可能。而且，当无信号经总线115传输时，在终端电阻116和117中 没有电流流动。故而劝耗得以降低。进一步地，拫据本发明的第二实施例，终端电压VTT被用作 为微处理器90和SDRAM器件91 — 94中所需的基准电压Vre/。 所以，可以实现基准电压We/和终端电压VTT的一致性，不会 产生偏移电压。故而能够保证足够的工作裕度。而且，根据本发明的第二实施例，在总线115上的分支点上提 供有电阻160—164，这不仅能够防止过量电流在电路中流动，而 且也能够通过电阻器160—164阻断在需要支路155 — 159的情况 下在这些支路上产生的及射信号中所含有的高频成分。结果，所传 输信号的波形就不易被变形。从以上儿点看来，可以说本发明的第 二实施例更适合于其中SDRAM器件91 — 94装设在一个模块 (SIMM)上而模块的连接器与总线115相连接的系统。而本发明 第一实施例的结构，则适合于其中SORAM器件91—95直接连接 于总线115的系统，因为此时不需要支路155—159。圉19A是困15所示电压发生电路150的一个实标实例。圉 19A所示的电路是 一个开关调节器。图19A所示的电压发生电路 150包括一个pMOS晶体管Ql、一个tiMOS晶体管Q2， 二极管￡)1和D2、电感器L、电容器C1和C2、以及控制电路150A。该控制 电路150A包括一个比较器COAfP和一个具有两个GAIOS及相器 的驱动器DJ V。晶体管Q1和Q2起到开关调节器的开关作用。二极管D1和 说允许电感的及向电动力从中穿过。电感器L和电容器C1和C2 組成一个平滑电路。将输出端154的电压与基准电压Vre/(在此 例中，=VCC/2=1. 65V)相比较，比较器COMP的输出信号驱动 晶体管Q1和Q2。当无负载电流流动时，比较器输出利用等占空 率导通和截止晶体管Q1和Q2。在这种状态下，电路处于振荡状 态。控制电路150A可以用美国SiKconks制造的Si 9145来构成。 图6所示的电压发生电路83可以按上述同样的方式来构成。 现在将结合圉20，给出关于根据本发明第三实施例的电子系 统的描述。图20是根据本发明第三实施例的电子系统基本部分的电原理 困。在困20所示的结构中，电阻161—164被连接于总线115和支 路156—159之间，而在微处理器90和总线115之间不打算连接电阻器。本发明第三实施例的其余部分与第二实施例的相同。当SDRAM器件91—94装设在SJMM上时，很容易提供总 线115和支路155—159。但是，在很多情况下，微处理器90安装 在PGA(插脚栅格阵列Pitt Grid Array)封装块上并具有很多插 脚。所以会出现很多没有可用空间来提供圉15中所示的电阻160的情况。考虑到这一问题，根据本发明的第三实施例，电阻161 —164 连接于总线l 15和支路156 —159之间，而困5所示的电阻160则 不再在总线115和处理器90之间提供。在很多情况中，即使当不 使用电阻160时，微处理地器90也可以连接于总线115的一个端 部分。该端部分靠近终端电阻116，其起到减小信号波形中的变形 的作用。而且，在上述情况下，如果徵处理器90的输出电路IIO被设 计成具有较小的驱动能力且其内部电阻约达100Q之高的话，在电 路中将不会有过量电流流动。可以通过调整^MOS晶体管137和 nMOS晶体管138的尺寸、或者通过在靠近输出电路110的一个 位置上，例如，在芯片或封装上与输出电路110相串联地提供一个 电阻器，可以做到使输出电路110的内部电阻降低到大约100￡3。在调整pMOS晶体管137和tiMOS晶体管138的尺寸时，将 pMOS晶体管137的柵极宽度设置为，例如，500 rni，而将其栅极 长度设置为，例如，lpw。而且，将wMOS晶休管138的栅极宽度 设置为，例如，200^n，而将其柵极长度设置为，例如，l抖tn。当将一个电阻与输出电路110的输出相串联连接时，PMOS 晶体管137的柵极宽度和栅极长度被分別设置为，例如，lOOO^n 和lpm。而且，nMOS晶体管138的栅极宽度和栅极长度被分別设 置为》例如400h怖和1^MTtc如果与输出电路iio相串联连接的该电阻具有负温度系数，则其优越地起到抵销输出电路110的晶体管内电阻的正温度系数的作用。例如，能够制作出非晶系统半导体材料的该串联电阻，通 常其被称作为热敏电阻。作为一种更简易的方法，可以用在半导体 基底中形成的扩散层形成这一串联电阻。该p—型扩散层的温度系 数大于w—型扩散层的温度系数。这类扩散层适用于上述目的。上述这些材料具有其电阻随着温度的升高而降低的特性。因此，便能 够抵销晶体管驱动能力随着温度升高而降低的现象。现在将结合固21，给出根据本发明的一个第四实施例的描述。 图21是根据本发明第四实施例的电子系统的基本部分的电原 理圉。在囹21所示的结枸中，提供有一个温度传惑器165，其根据 温度传惑器所感测的温度，控制由电压发生电路151和152所产 生的电压V6。本发明第四实施例的其余部分与本发明第三实施例 相同。有必要在下迷情况下对微处理器90的输出电路110之驱动 能力的温度依赖性加以注意。亦即，电阻161 —164连接于总线 115和支路156—159之间，而没有与总线115和徵处理器90相连 接的电阻器。而且，微处理器90输出电路110中的电阻器具有很 小的驱动能力。所以应注意到这些MOS晶体管具有负的驱动电流 系数，其中随着工作温度的提高，驱动能力下降。考虑到上述问题，为了与工作温度无关地保持总线115上恒定的信号幅度，适当的办法是使从电压发生电路151和152输出 的电压V6具有正的温度系数。例如，电压V6的适当值可以是在 25。C时为1. 而在IO(TC时为1. 65V。可以如此设计系统，使得仅用于输入/输出电路的电源电压与 温度相关，而将用于主体电路的电源电压保持为恒定电平。也可以 如此来设计系统，使得用于输入/输出电路和主体电路的电源电压 都与温度相关，而不论是否有任何电阻与总线115相连都能够提 供上述温度补偿。现在将结合困22—25，给出关于根据本发明第五实施例的电 子系统的描述。图22是根据本发明第五实施例的电子系统的基本部分电路原 理國。在图22所示的结枸中，圉6所示的电压发生电路83由一个 终端电压发生电路166所取代。对应地，提供了一条VCCQ电源 线167，用于向该终端电压发生电路166提供等于2. 0V的电源电 压VCCQ;还提供了一条VSS仗电源线168，用于向该终端电压发 生电路166提供一个等于的电源电压VSS^在本发明的第五实施例中，来自VCCQ电源线167的电源电 压VCCQ施加到微处理器90和SDRAM器件91—94。本发明第五 实施例中电路的其余部分与困6所示的笫 一实施例相同。终端电压发生电路166包括一个运算放大器171、分压电阻 172和173,;者都具有相同的电阻。电阻172和173的电压网络从电压VXX7Q送出( =1.0\O,该分压VCCQ/2被送到 运算放大蕊171的正相(非反相)输入端。运算放大器171的输出被反馈到其反相输入端。从而在运算放大器in的输出端获得等于的终端电压VTT。在一个芯片上集成地提供有终端电压发生电路166、分压电阻 172和173、用于数据r)Q0的总线115的终端电阻117、用于数据 DQ1—JDQ7的各总线的一些终端电阻。这些提供在一个芯片上的 部件被封装，作为一个终端模块(终端器件)，其尺寸与SDRAM 器件91—94的大小相同。图23示意性地示出了该终端模块74，其包括一终端块主体 175、分别提供给数据DQ1—_DQ7的终端电阻176 — 181、以及外 部端子182—200。这些外部端子182 — 200的位置与各SDRAM器 件91—94中相应外部端子的位置相同。，如圉24所示，SDRAM器件91 — 94和终端模块174叠置成 为一个主体，它作为一个存储体201来处理，被安装在电路板202 上。在本发明的第五实施例中，将电源电压VCCQ从VCCQ电源 线167提供至SDRA器件91—94是在该存储器組201中实现的。在困24中，提供有竖向副板203和204、分別用于传送数据 DQ1和IX 7的总线205和206、连接器207、208及209。圉24所示的结枸对降低組装成本和缩短总线长度具有贡献， 因而能完成高速信号传输。而且，由于终端电压VTT在SDRAM器件91一94的附近以内产生，所以能够防止基准电压We/因噪 音而波动。还能够仅用终端电阻116、117、176 — 181与终端电压发生电路 166相分离地形成该终端模块。困25是本发明第五实施例中所用的终端电压发生电路166 的电路困。该电路166包括一条VCCQ电源线211、一条VSSQ电 源线212、以及差动放大器电路213和214。差动放大器电路213 包括增强型PMOS晶体管215和216，它们形成起负载作用的电 流镜电路。电路166包括起驱动晶体管作用的增强型riMOS晶体 管217和218、起电阻作用的增强型tiMOS晶体管219。差动放大器电路214包括一个起电阻作用的增强型jpMOS晶 体管220、起驱动晶体管作用的增强型pMOS晶体管221和222、以 及起负载作用的nMOS晶体管223和224。进一步地，困25所示 的终端电压发生电路166包括一输出电路225，其是由一个起上拉 元件作用的增强型PMOS晶体管226和一个起下拉元件作用的增 强型ttMOS晶体管227构成的。如此构成的终端电压发生电路166，能够产生相对于电源电压 VCCQ中的变化而被调节于一固定电压的终端电压VTT。在本发明的第五实施例中，微处理器90和SDRAM器件91 —94的输出电路110 — 114由推挽型CMOS构成，CMOS在等于 2. 0V的电源电压VCCQ和终端电压V7T=VCCQ/2=1. 的情况下操作。所以，能够传输带有等于终端电压VTT的中心电压的 信号。当输出电路110的输出电平为低时，电流依序在终端电压发 生电路166、终端电压线89、终端电阻116和117，总线U5、输出 电路110(nMOS晶休管138)、地、一个用以产生电源电压VCCQ 的电源电压发生电路(为方便起见困中未示出)、VCCQ电源线 167、以及终端电压发生电路166枸成的闭合回路中流动。当输出电路110输出高电平输出信号时，电涑依序在由 VCCQ电源线167、输出电路110( pMOS晶体管137)、总线115、 终端电阻116和117、终端电压发生电路166、VSSQ电源线168、 一个用于产生电源电压VGCQ的电源电压发生电路(为方便起见， 困中未示出)、以及VCCQ电源线167构成的闭合回路中流动。如上所述，根据本发明第五实施例，控制终端电压发生电路 166，使得运算放大器171的输出电压，亦即终端电压VTT，通过 运算放大器171得到反馈，进而即使电流从终端电压发生电路166 流向终端电压线89、或是电流从终端电压线89流向终端电压发生 电路166,也能够稳定地将终端电压VTT保持于等于1. 0V的电 压VCGQ/2。进一步地，当没有信号经总线115传输时，在终端电阻116和 117内无电流流动，从而能够降低功耗。另外，本发明第五实施例的输入/输出电路是以和第一实施例中相同的方式构成的，且输出驱动电路和输出电路110—114由等 于2. OV的电源电压VGCQ来驱动；该电压VCCQ低于躯动主体 电路所用的等于3. 3V的电源电压VCC。就此而言，也能够降低功 耗。进一步地，根据本发明第五实施例，终端电压VTT也被用作 微处理器90和SDRAM器件91—94所需要的基准电压We/。所 以，可以实现基准电压We/和终端电压VTT的一致性，不会产 生偏移电压；故而能够保"ii足够的工作裕度。而且，粮据本发明的第五实施例，电源电压VCCQ作为该输 出驱动电路所需的电源电压而提供，以便驱动输出电路110—114。 所以，能够以平衡的方式驱动作为上拉无件的jpMOS晶体管以及 作为下拉无件的ttMOS晶体管。现在将结合困26和27，给出关于根据本发明第六实施例的电 子系统的描述。困26是根据本发明第六实施例的基本部分的电原理困。在圉 26中，提供有一条用于提供等于3. 3V的电源电压VCC的VCC 电源线228、以及一条等于1. 的VCCQ电源线229。困26所 示系统具有微处理器230，其带有一个信号经其输入和输出的信号 输入/输出端231、一条用于接收电源电压VCC的VX7C电源端 232、以及用于接收等于1. 的电源VCCQ的VX CQ电源线233。 该系统还包括一条电源电压VCG经过其施加给诸内部电路的VCX7电源线234、一条用于向诸内部电路提供电源电压VCX7Q的 VCCQ电源线235、以及一个推挽式输出电路236。该推挽式输出电 路236包括一个起上拉无件作用的pMOS晶体管237、以及一个起 下拉无件作用的nMOS晶体管238。该系统进一 步包括一条信号经其传输的总线240、以及一个终 端单无241，后者包括各具有0. 65V的正向电压的二极管242和 243，以及各具有电阻的电阻244和245。 二极管242和243的 正向电压之和等于l. 3V。所以，在无信号经总线240传输时，在该 终端单元241内无电流流动。困26所示的系统包括一个SJ3RAM器件246，其带有一个信 号经其输入和输出的信号输入/输出端247、 一个接收等于0. 的基准电压We/的基准电压输入端248、 一条接收电源电压 VCC的VX C电源端249、以及一个输入电路250。囹27是困25所示终端单元241的特性曲线圉。曲线中横轴 表示总线240的电压，纵轴的正侧表示电流is的，幅度，该电流is 在pMOS晶体管237被导通且tiMOS晶体管238被截止时，从 VCCQ电源线235依序流向pMOS晶体管237、总线240、电阻 245、二极管243和地。曲线固中纵轴负侧表示电流"的幅度，该电 流ie从VCCQ电源线229依序流向二极管242,电阻244，总线 240， tiMOS晶体管238和地。在本发明的第六实施例中，当PMOS晶体管237被导通且tiMOS晶体管238被截止时，电流i5经pMOS晶体管237从 VCCQ电源线235流入总线240;从而总线240的电压开始升高。 然后，当总线240的电压超过二极管243的等于0. 的正向电 压时，该二极管243被导通，电流"开始在电阻245和二极管243 中流动。于是，总线240的电压升高到0.8V，其等于O. 65V( 二极 管243的正向电压)+ 15^(电阻器245的电阻)XO. OltnACpMOS 晶体管237的驱动电流)。当pMOS晶体管237被截止且wMOS晶体管238被导通时， 电流&经nMOS晶体管238从总线240流向地，使得总线240的 电压被降低。然后，当总线240的电压变成低于二极管242的等于 0. 65V的正向电压时，二极管242被导通，电流&开始在二极管 242和晶体管244内流动。于是，总线240的电压降低为0. 4V,其 等于1. 2V—0. 65V(二极管242的正向电压)XO. OlmA(nMOS晶 体管238的驱动电流)。如上所述，根据本发明的第六实施例，能够保证终端电压 VTT与等于1.2V的电源电压VCCQ相等的稳定性，因为即使当 输出电平从输出电路236输出时，也没有电流流向VCCQ电源线 229。在信号被输入给输出电路236或从输出电路236被输出的时 刻，二极管242和243处于非导通状态。故而在二极管242和243 被转换到导通状态之前，有可能会发生被传输信号的反射。但这种反射是非常小的，基本上不会影响信号的传输。进一步地，根据本发明的第六实施例，能够降低劝耗，因为只要没有信号经总线240传输，就没有电流在终端单无241内流动。 另外，本发明第六实施例的诸输入/输出电路是以与第一实施 例中相同的方式构成的，且诸输出驱动电路和输出电路110—114 是由等于1. 2 V的电源电压VCCQ所驱动的，该电压VCGQ低于 驱动主体电路所用的等于3.3V的电源电压VCC。就此而言，也能 够降低功耗。在本发明的第六实施例中，在输入或输出信号的时刻从输出 电路236观察时，终端单无241是开路的。所以，总线240的电压 迅速地被改变，然后终端被加上。结果，在大量负载与总线240相 连并且总线240的有效阻抗很小时，就能够在即使在为了建立阻 抗匹配而将电阻244和245设计成具有减少了的阻值时，获得足够大的信号幅度。现在将结合困28至30,给出关于根据本发明第七实施例的是 子系统的描述。在第七实施例中， 一个终端单无252具有不同于终 端单无241的结构；本发明第七实施例的其余部分与圉26所示的 第六实施例的相同。终端单无252具有二极管式连接的增强型nMOS晶体管253 和254。晶体管253提供于VCCQ电源线229和总线240之间，以 取代囹26中所示的二极管242和电阻244;晶体管254则提供于总线240和地之间，以取代困26中所示的二极管243和电阻254。 施加在每个二极管式连接的wMOS晶体管253和254的漏 极和源极两端的电压V与在其漏极和源极间流动的电流之间的关 系表示如下其中P表示增益常数。当所传送信号的高电平和低电平电压分別被设置为等于0. 和0. 时，施加在每个tiMOS晶体管253和254的漏极和源极 之间的电压V变为等于0. 8V。因此，当pMOS晶体管237和 rtMOS晶体管238的驱动电流为10mA时，由10X10-3=/ (0. 8— 0. 65)2， /3变为等于0. 44，其中/5可被表示成/3二pCoxW/L，其中 M为约等于400cm/Vs的有效迁移率，而Cox为单位面积的柵电容o因而，当每个tiMOS晶体管253和254的栅极氡4t膜为 10nm且VT/L-3300时，就能获得囹29所示的终端单无252的特 性。在图29中，横轴表示总线240的电压，纵轴的正側表示电流i7 的幅度，电流&从VCCQ电源线235经pMOS晶体管237和总线 240流至wMOS晶体管254。纵轴的负侧表示电流i8的幅度，电流 i8从VGCQ电源线229经nMOS晶体管253和总线240流至 nMOS晶体管238。在本发明的第七实施例中，当！>MOS晶体管237导通而nMOS晶体管238截止时，电流i7从VCCQ电源线235经pMOS 晶体管237流至总线240，因而总线240的电压被增大。然后，当 总线240的电压过tOfOS晶休管254的等于0. 的阈值电压 VTH时，wMOS晶体管254被导通，并且因而电流i 开始流向 tiMOS晶体管254。此后，总线240的电压增加至0. 8V，其等于 OMOS晶体管254的导通电阻)XO. OlmAO)MOS晶体管237的电流驱动能力)。 '当pMOS晶体管237截止而nMOS晶体管238 ^皮导通时，电 流i8经辻wMOS晶体管238从总线240流向地，使得总线240的 电压被降低。那么，当总线电压变为低于wMOS晶体管等于0. 的阈值电压时，tiMOS晶体管253 4皮导通，从而电流"开始在 nMOS晶休管253内流动。于是，总线240的电压减低至0. 4V，其 等1. 2V—(wMOS晶体管253的导通电阻)XO. OlmA(TiMOS晶 体管238的电流驱动能力)。如上所述，根据本发明的第七实施例，能够保证终端电压 VTT-VGCQ-1.2V的稳定性，因为，即使输出电路236输出高 电平输出时，也没有电流流向VCCQ电源线229。在来自翰出电路236的信号被输入或被输出的时候，nMOS 晶体管253和254处于非导通状态。因此，会发生所传送信号的及 射，直到nMOS晶体管253或254被转换到导通状态时为止。然 而，上述反射非常小，并且基本上不会影响信号的传输。此外，根据本发明的第七实施例，能够减少功耗，这是因为，只要没有信号经总线240传送，终端单无52中就没有电流流动。加之，输出电路由等于1. 2V的、低于用来驱动主体电路的等 于3. 3V的电源电压VCC的电源电压VCCQ来驱动，因此，也能 够減小劝耗。在本发明的第七实施例中，当从处于输入或输出信号时的输 出电路236观察时，终端单无252为开路的。因此，总线240的电 压迅速化并且此后便加上该终端。结果，在大量负载连接到总线 240上且总线240的有效阻抗小的情况下，就能够获得足够的信号 幅度。此外，由于nMOS晶体管253和254的内阻大于二极管的内 阻，囹26中所示的电阻244和245可被省去。因此，可以提供更为 簡单的电路配置。在终端单无252被用作这样一种电路一如圉30所示，它端接 一条连接到一个能够输入和输出8位数据的DRAM器件的总线一 的情况下，各部分可被适当地集成以便形成一个终端模块。在图30 中，提供有一个终端模块主体255，电阻256和257用于产生基准 电压We/0现在将参照囹31至35，描述根据本发明第八实施例的电子系统。囹31是根据本发明笫八实施例的电子系统基本部分的电路囹。困31所示的电子系统具有一个终端单无259，其结枸不同于圉 26所示的终端单元241的结构。该终端单无259包括 一个增强型 ttMOS晶体管260，其连接在VCCQ电源线229与总线240之间， 以代替图26所示的二极管242和电阻244;以及一个增强型 i>MOS晶体管261，其设置在总线240和地之间，以代替二极管 243和电阻245。晶体管260和261分别形成一个源极跟随器电路。 亦即，终端单无259由一个用nMOS晶体管260和j)MOS晶体管 261构成的互补源极跟随器电路形成。此外，本发明第八实施例的电子系统设置有一个偏置电压发 生电路262，用于向终端单无259提供偏置电压V1V和V」P。本发明第八实施例的其余部分与其第六实施例的对应部分相同。偏置电压W和VT、 tiMOS晶体管260的阈值电压VTHi 以及pMOS晶体管261的阈值电压Vth-p之间的关系如下即，当没有信号经总线240传送时，ttMOS晶体管260和 pMOS晶体管261被置于非导通状态。偏置电压产生电路262的结构如困32所示。在图32中，设置 有一个VCC电源线264，经过其提供电源电压VCC;设置有一个 VSS电源线265，经过其提供电源电压VSS。电路262进一步包括 一个运算放大器266和一 个运算放大器267，运算放大器266 用于产生供给wMOS晶体管260的偏置电压VN，而运算放大器用于产生供给PMOS晶体管261的偏置电压VP。此外，电阻268 —271分别用来为运算放大器266、输入电路250(困31)以及运算 放大器267提供基准电压We/266 、基准电压Vre/以及基准电压运算放大器266的结枸如图33所示。运算放大器266包括差 动放大器电路272和273。差动放大器电路272包括增强型pMOS 晶体管274和275，其枸成一个起负载作用的电流镜电路。运算放 大器266还包括作用为驱动晶体管的噌强型nMOS晶体管276和 277以及作用为电阻的增强型nMOS晶体管278。差动放大器电路273包括一个起电阻作用的增强型pMOS晶 体管279、起驱动晶体管作用的增强型pMOS晶体管280和281， 以及起负载作用的增强型nMOS晶体管282和283。运算放大器 266包括一个输出电路2 84，其具有一个起上拉元件作用的增 强型pMOS晶体管285以及一个起下拉元件作用的增强型tiMOS 晶体管286。这样构成的运算放大器266，能够提供不受电源电压VCC变 化的影响而保持恒定的偏置电压VAT。运算放大器267的结枸如图34所示。运算放大器267包括差 动放大器电路2 87和288。运算放大器287包括增强型pMOS晶 体管289和290，其构成一个起负载作用的电流镜电路。运算放大 器287还包括起驱动晶体管作用的增强型nMOS晶体管291和292,以及起电阻作用的增强型nMOS晶体管293。运算放大器288包括一个起电阻器作用的增强型pMOS晶体 管294、起驱动晶体管作用的增强型J)AfOS晶体管295和296、以 及^负载作用的增强型nMOS晶体管297和298。运算放大器267 进一步包括一个输出电路299—其由一个起上拉元件作用的增强 型pMOS晶体管300、以及一个起下4立元件作用的增强型wMOS 晶休管301形成。这样构成的运算放大器267,能够提供不受电源电压VCC变 化的影响而保持恒定的偏置电压VP。困35是终端单无259的特性曲线囹，其中横轴表示总线240 的电压，纵轴的正側表示电流i9的幅度，当i>MOS晶体管237导 通而nMOS晶体管238截止时，电流i9从VCCQ电源线235经 pMOS晶体管237和总线240流至pMOS晶体管261。曲线困纵 轴负侧表示电流"的幅度，当pMOS晶体管237截止而nMOS 晶体管238导通时，电流从VCCQ电源线229经nMOS晶体 管260和总线240流至wMOS晶体管238。根据本发明的第八实施例，当PMOS晶体管237导通而 wMOS晶体管238截止时，电流i9从VCCQ电源线235经pMOS 晶体管237流至总线240。因此，总线240的电压被增大。然后，当 总线240的电压超过电压VP—Vth-r时，i>MOS晶体管261导 通，使得允许该电流在PMOS晶体管261内流动，且总线240的5电压增加至例如等于0. 的高电平电压。当pMOS晶体管237截止而nMOS晶体管238导通时，电流 i10经rtMOS晶体管238从总线240流至地，使得总线240的电压 降低。之后，当总线240的电压变得低于V1V—VTH— 时，wMOS 晶体管260导通，因而电流可在nMOS晶休管260内流动，且总 线240的电压降低到例如等于0. 4V"的低电平电压。如上所述，根据本发明的第八实施例，能够保证终端电压 VTT=VCCQ=1. 的穗定性，这是因为，即使当输出电路236 输出高电平输出时，也没有电流流至VCCQ电源线229。当输出电路236的信号被输入或被输出的时候，wMOS晶体 管260和pMOS晶体管261处于非导通状态。因此，会发生传送 信号的及射，直至rtMOS'晶体管260或pMOS晶体管261被转换 成导通状态为止。然而，上述的反射非常小且基本上不会影响信号 传送。此外，根据本发明的第八实施例，还能够降低功耗，因为，只 要没有信号经总线240传送，在终端单无259中就不会有电流流 动。将要分别施加给nMOS晶体管260和pMOS晶体管261的偏 置电压V7V和VJP，不是由利用电阻网络分压产生的，而是由包含 差动放大器电路的偏置电压发生电路262所产生的。通过上迷结 枸，能够避免当电流从源极側流出时因柵极和源极间寄生电容所引起的柵极电压的调制。现在，将参照图36描述根据本发明第九实施例的电子系统。 图36所示的糸统包括一个微处理器的输入电路303和一个 VCC电源线304，经过电源线304提供等于3. 的电源电压 VCC。该系统包括一个微处理器的输出电路305。该输出电路305 由一条经过其而提,等于1. 的电源电压VCCQ的VX CQ电源 线306、 一个用作上拉元件的耗尽型tt MOS晶体管307、以及一 个用作下拉元件的增强型nMOS晶体管308构成。此外，圉36所示的系统包括一个SDRAM器件的输入电路 309。该输入电路309包括起负载作用的增强型》MOS晶体管310 和311、构成一个电流镜电路的增强型nMOS晶体管312和313。 此外，输入电路309包括 一个用于对信号波形进行整形的及相器 314、 一个增强型pMOS晶体管315和一个增强型tiMOS晶体管 316。图36所示的系统包括一个输出电路307，其具有一个用作为 上拉无件的耗尽型nMOS晶体管318和一个用作为下拉无件的 增强型rtMOS晶体管319。如困36所示，提供有一条VCCQ电源 线320、一条其作用为信号传送通路的总线321、用于端接总线321 的终端单元322和323、其每一个具有0. 65V正向电压的二极管 324—327以及其每一个具有15Q阻值的电阻328—331。图36所示的系统包括一个基准电压发生电路332,其产生基准电压Vre/。电路332包括其每一个具有0. 65V正向电压的二极 管333和334，以及电阻335和336。在本发明的第九实施例中，电流"/以经过nMOS晶体管 313、电阻336和二极管334的顺序，从j)MOS晶体管311流至 地。因此，节点337的电压一即基准电压We/—被置成其值为二 极管334正向电压的0. 65V。结果，当没有信号经总线321传送 时，电流im经nMOS晶体管312、总线321、电阻329和331以及 二极管325和327从pMOS晶体管310流至地。因而，总线321的 电压在基准电压Vre/为0. 65V的情况下，被置为0. 65V。当输出电路305中的wMOS晶体管307截止而wMOS晶体 管308导通时，电流在VX7CQ电源线320、 二极管324和326、电 阻328和330、总线321、 rtMOS晶体管308和地中流动。因此，总 线321的电压降低为如0. 4V。因而，nMOS晶体管312漏极的电 平变低，而反相器314的输出电平变高。当输出电路305中的nMOS晶体管307导通而nMOS晶体 管308截止时，电流在VCCQ电源线306、 tiMOS晶体管307、总 线321、电阻329和331、二极管325和327以及地中流动。因此， 总线321的电压增加至例如0. 8V。因而，nMOS体管312漏极电 平变高，而反相器314的输出变低。在本发明的第九实施例中，由于基准电压Vre/==0. 65V，因 而当低电平信号经总线321传送时总线321变为0. 所需的时间，会长于当高电平信号经总线321传送时总线321增加至0. 所需的时间。然而，这可以通过提高用作输出电路的下拉无件的 nMOS晶体管308和319的驱动能力来避免。根据本发明的第九实施例，即使当输出电路305和317输出 高电平信号时，电流也不会流到VCCQ电源线320。因此，能够保 证终端电压VTT等于VX7CQ等于1. 的穗定性。当由输出电路305和317输入或输出信号时，二极管324 — 327处于非导通状态。因此，会发生传送信号的反射，直到二极管 324和325或二极管326和327被转换到导通状态为止。然而，上 述及射非常小且基本上不会影响信号的传送。根据本发明的第九实施例，可以降低功耗，因为输出电路305 和317由等于l. 2V的电源电压VCCQ驱动，其低于用于驱动输入 电路303和309以及主体电路的3. 的电源电压。下面将描述连接到总线上的器件的输入电路的改进。困37是输入电路的部分电路图，其包括pMOS晶体管416和 417、tiMOS晶体管418和419、以及一个及相器420。 i>MOS晶体 管416和417分別对应圉36中所示的j>MOS晶体管310和311， 且nMOS晶体管418和419分別对应其中所示的wMOS晶体管 312和313。反相器420—其对信号波形进行整形一对应于圉36中 所示的及相器314。 wMOS晶体管418和419形成一个电流镜电 路。传送信号Aw施加到nMOS晶体管418的源极，基准电压V朋f施加到nMOS晶体管419的源极。反相器420连接到tiMOS 晶体管418的漏极(节点421)，并对在节点421处得到的信号的 波形进行整形。圉38是曲线圉，表示电压差V腿f(即，输入到ttMOS晶 体管418源极的传送信号i^v的电压Kw与施加到rtMOS晶体管 419源极的基准电压Vrbf之间的差值)与niMOS晶体管418的漏 极电压之间的关系。亦即，由于nMOS晶体管418和418枸成了电 流镜电路，wMOS晶体管418的漏极电压变为等于tiMOS晶体管 419的漏极电压(节点422的电压)，并因此当时等于 V^朋+Vth+ZWth，其中VTH表示tiMOS晶体管418和419的阈 值电压，AVTH表示考虑到nMOS晶体管418和419的副阈值( s"&—犰reshoW)电流时，用于校正阈值电压Vth的一个电压。当VW>VHEF，即7 ^>0时，tiMOS晶体管418的柵 —源电压被减小，而其内阻增大。因此，nMOS晶体管418的漏极 电流減小，且其漏极电压变得高于V^f+T^h+AVrH。当"V^v〈V朋f，即Vw—VHEF<0时，wMOS晶体管418的栅 —源电压增加，而其内阻减小。因此，nMOS晶体管418的漏极电 流增加，且其漏极电压变为低于VREF+VTH+AVTH。wMOS晶体管419的栅一源电压被设置为例如IV，且wMOS 晶体管418的漏极电压被如此设置使得其在VCC/2，即等于1.的周囿摆动。此外，nMOS晶体管418被如此设置使得其工作在所谓的五极管工作范围内，即工作在可得到的大互导的范围内。 利用上述设置，能够得到高增益、大带宽因数的特性。为每一位提供图37所示的输入电路。 一般来说，由于受半导 体集成电路器件外部端子数的限制，不可能为输入电路提供各自 的基准电压输入端子。考虑到上述问题，参见图39，为多个输入电路提供了一个单 个的公共基准电压输入端，其上施加有基准电压V腿f。在困39中，A/sk"、Aw2)、…、AwGO表示传送的信号，它们分別经输入端子423i、偽、…、线和输入保护电路425!、4252、…、425n接收而提 供给输入电路429!、4292、…、429n，这些电路经用于对输出信号波 形进行整形的及相器430!、4302、…、430n而提供输出信号A^t(d、 !^xm2)、…、^Cbc/tw。输入保护电路425^4252、'"、425 的功能是保 护电路免受静电放电之影响。然而，在图39所示的结枸中，存在着这样的可能性，即由于 因在基准电压输入端424中流动的直流偏置电流所致的在输入保 护电路426的内阻428两端产生的一个电压降，会在基准电压 V朋f中产生一个大的漂移，因为基准电压输入端424被输入电路 429、4292、'"、429 所共用。假设单个nMOS晶体管419的直流偏置电流由ixx:来表示且 n=8 ，则在输入保护电路426中有幅度等于8 Xice的电流流过。假 设用1 426表示输入保护电路426的内阻428，则在输入保护电路426之内阻428上产生的电压降AV428等于8Xiix:XR(26。例如，当 有8位被输入、iDc-0. lmA且私28 = 500^3时，在输入保护电路 426的内阻428上产生的电压降AT^28等于8X 0.1X 10_3X 500 = 0. 4V。在前述的G7X标准中，施加到其准电压输入端424上的基准 电压VR^等于0.8V。所以，输入保护电路426的另一端上的电压 (内部基准电压)变为等于1.2乂( = 0.8+0. 4)。然而，在GTL标准 中定义的输入高电平电压Kw为0.8V+50mV，而其中定义的输 入低电平电压V江为0.8V—50怖V。因此，等于l. 2V的内部基准 电压不能使用，且内部基准电压的偏移被限制到5mV。困40是根据本发明第十实施例的一个输入电路的电路困，它 是考虑到上述问题而对输入电路做出的改进。圉40所示的输入电 路包括发送信号输入端431!、43l2、…、431n， 一个基准电压输入端 432，输入保护电路433]、4332、…、433n和434，以及内部电阻 435，4352、".、435 和436。输入电路437包括逻辑判定电路438^ 4382、*"、438 ,它们对传送信号Aw(i)、Aw②、…、Awoo做出逻辑 判定。逻辑判定电路438!包括一条电源线439—经过其提供电源 电压VCC、 一个负载元件440以及一个起输入晶体管作用的n沟 道绝缘栅型场效应晶体管441。此外，该输入电路437包括一个内 部基准电压发生电路442，其产生将被施加到逻辑判定电路438i、 4382、'"、438 的ti沟道绝缘栅型场效应管的栅极的内部基准电压W。内部基准电压发生电路442包括一条电源线443 —经过其提 供电源电压VCC、一个负载无件444、一个n沟道绝缘栅型场效应 管45，其与每个逻辑判定电路43&、 4382、...、438 中的晶体管441 一起枸成一个电流镜电路。此外，在晶体管441的栅极与输入保护 电路434内端之间设有一个电容器446。此外，提供有反相器447"4472、…、447n，其对逻辑判定电路 438" 4382、'"、438 的晶体管441的漏极处获得的信号波形进行整 形。传送信号输入端43h、43^、…、431n经输入保护电路433i、 4332、*"、433 连接到诸晶休管443的源极。基准电压输入端432连 接到内部基准电压发生电路442的晶体管445的源极。接收该发送信号Aw的rt沟道绝缘栅型场效应晶体管441具 有大的互导gm和高的截止频率。这些晶体管441能以与图37所 示的输入电路的tiMOS晶体管418相同的方式，工作在五极管工 作范围内。此外，单个内部基准电压发生电路442被同时提供給逻 辑判定电路438!、4382、…、438n。因此，在逻辑判定电路438i、4382、、438 中流辻的直流偏置电流与在内部基准电压发生电路442 中流过的直流偏置电流相同。因此，当输入保护电路433!、4332、…、433"和434的内部电阻 线、4352、'"、435 和436彼此相同时，在输入保护电路434的内 部电阻436上产生的电压降厶VMF变为等于分別在其中流辻直流偏置电流的内部电阻435!、4 352、…、435n上产生的电压降AV而、A^n2、…、AVW。亦即，根据本发明的第十实施例，当传送信号Awd、Aw2)、 …、Awoo的电压变为等于0. 8V(其就是逻辑判定基准电压Vm;f) 时，在输入保护电路434的内部电阻436上产生的电压降，变为等 于输入电路433h4332、…、亂的内部电阻435i、4352、".、435 上 产生的电压降。因此，就使得在逆辑判定电路438!、4382、…、438n 与内部基准电压发生电路"2之间保持直流平衡成为可能。此外，根据本发明的第十实施例，如果施加给逻辑判定电路 438:的传送信号I^m)从高电平转变为低电平，则在晶体管441中 流动的电流增加。在这种情况下，如圉41所示，经迚w沟道绝缘 柵型场效应晶体管441栅极和源极之间的一个寄生电容462，在电 流的上述增加中提供了交流分量(一个微量)iw。另外，在上述情况下，晶体管441的漏极电压被降低，而晶休 管441漏极和栅极间的一个寄生电容463因镜像效应而基本上被 增大。因此， 一个电流从晶体管441的栅极流至其漏极，且因此流 至晶体管441栅极的一个电流i^变得大于流至其源极的电流iic。如果在晶体管445的柵极和输入保护电路434的输出端之间 不提供电容446,当传送信号、 Aw" 、 、w)同时从高电 平变到低电平时，内部基准电压发生电路442中晶体管445的栅 极电压将被大大降低。如果这种变化是可以允许的，则内部基准电压发生电路442的二极管式连接的晶体管445被截止，且晶体管 445的栅极电压，即内部基准电压K，被保持在低电平。如果噪音 迭加到传送信号输入端43h、43l2、…、43ln的任何一个之上，则上 迷噪音会被错误地检测为一个高电平信号。然而，在晶体管445的栅极和输入保护电路434的输出端之 间提供有电容446。因此，能够经电容446提供在晶体管441的柵 极中流动的电流"？。从而，能够抑制瞬间发生的交流偏移。如上所述，囹40所述的结枸能够在五极管工作范围内工作，平衡,直流偏移、抑制交流偏移。这样，能够在对非常小的信号的高 速传送中，获得高增益、大常宽因数的特性。困40所示的电路结枸 能够满足前述的GTL标准的要求。固42是本发明第十一实施例的电路图，它是前述输入电路的 另一种改进。圉42中所示的内部基准电压发生电路448的结枸与 國40中所示的电路442的结构不同。困42中所示结枸的其余部 分与囷.40所示结枸的对应部分相同。内部基准电压发生电路448 包括一个运算放大器450，其枸成一个电压跟随器电路。如在本发明第十实施例中的情况一样，接收传送信号Aw的 n沟道绝缘栅型场效应晶体管441具有大的互导gm和高的截止 频率。这些晶休管441能以与圉37所示的输入电路的riMOS晶 体管418相同的方式，工作在五极管工作范围内。此外，单个内部 基准电压发生电路448为逻辑判定电路438i、 4382、 "*、438 所共用。因此，在逻辑判定电路4381、4 382'"、438 中流动的直流偏置电 流与在内部基准电压发生电路448中流动的直流偏置电流相同。因此，当输入保护电路433!、4332、…、433"和434的内部电阻 435!、4352、'"、435 .和436彼此相同时，在输入保护电路434的内 部电阻436上产生的压降AV朋F变为等于分別在其中流过直流偏 置电流的内部电阻435！、4352、…、435^上产生的压降ZV^m、 △ VIN2、 、△ Vw 。在本发明的第H~ —实施例中，内部基准电压V1 等于V咖+AVW。亦即，根据本发明的第十 一 实施例，当传送信号Q WD 、 AW2)、 、Awoo的电压变为等于其值为逻辑判定基准电压V^w的0.8V时，输入保护电路434中内部电阻436上产生的电压降变为等 于输入保护电路433,、4332…、433n的内部电阻435" 4352、'"、435 上产生的电压降。因此，使得在逻辑判定电路438!、4382、…、438n与 内部基准电压产生电路448之间保持直流平衡成为可能。运算放大器450受到反馈控制，因此其非反相输入端的电压等 于其及相输入端的电压。因此，运算放大器450输出端的电压一即 内部基准电压VI —受到控制，使得其总是等于VREF+AVKEF。因 此，即使传送信号Dw(D、Diw2)、…、rWoo同时从高电平转换到低 电平，在晶休管441栅极中流动的电流由运算放大器450提供，而 不会在内部基准电压VI中产生任何降低。因而，也能够抑制以困 40所示结枸相同的方式瞬时产生的交流偏移。此外，困42所示的电路不会受到同时转换噪声的影响。如上所述，图42所示的结枸能够在五极管工作范围内工作，平 衡直流偏移并抑制交流偏移。因而，能够在非常小信号的高速传送 中获得高增益、大带宽因数特性。图42所示的电路结构能满足前述 的GTJL标准。在圉40所示的结构中，有必要研究当传送信号r^u)、 、 …、Aww同时从高电平变化到低电平时，对于每个不同的系统是 否允许由于在输入保护电路434中流动的交流电流分量所致的交 流偏移。另 一方面，在图42所示的结构中，即使当传送信号Aatu)、 rWw、…、Awoo同时从高电平变为低电平时，由于上述变化所致 的电流也不会在输入保护电路434中流动。因此，没有必要对对每 个不同的系统来说，是否能够允许交流偏移进行研究。在这一方 面，图42所示的结构设计比困40所示的簡单。图43是本发明第十二实施例的电路困，它是上述输入电路的 又一种改进。囹43所示的电路包括每个具有同样结枸的输入电路 452^ 4522、 "'、452 。例如，输入电路452具有一个对传送信号 Aivu)进行逻辑判定的逻辑判定电路453，以及一个用于发生施加 给逻辑判定电路453的内部基准电压VI的内部基准电压发生电 路454。在电路453和454中，设置有一条经过基提供电源电压VCC 的电源线455、负载无件456和457、以及形成一个电流镜电路的n沟道绝缘栅型场效应晶体管458和459。此外，还设置有可变阻 抗无件460和461、电流输入端460A和46L4、电流输出端460B 和461B、以及控制端460C和460C,经过这些控制端可以控制元件 460和461的阻抗值。传送信号输入端43h、43l2、…、431n分別经输入保护电路 433!、 4332、…、433n连接到输入电路452！、4522、…、452 中各可 变阻抗元件460的各控制端460G。基准电压输入端432经过输入 保护电路434连接到输入电路452^4522、'"、452 中各可变阻抗无 件461的控制端461C。用于整形各输入信号波形的反相器44A、 4472、…、447 接收在输入电阻45&、4 522、…、452"中晶体管458的漏极得到的信号。输入电路452!、4522、…、452n的逆辑判定电路453的直流偏置 电流不在输入保护电路433" 4332、'"、433 中流动，并且不在内部 电阻435!、4 352、…、435n上产生电压降。这是因为，传送信号输入 端431!、43l2、…、431n賴给输入保桝^43&、 4332、"'、433 连接到 输入电路45&、 4522、…、452n中各可变阻抗元件460的控制端 460C。基准电压输入端432经输入保护和434连接到内部基准电压 发生电路454中可变阻抗元件461的控制端461G。因此，内部基准 电压发生电路454中的直流偏置电流不流入输入保护电路434,并 且不在输入保护电路434的内部电阻436上产生因内部基准电压发生电路454的直流偏置电流所引起的电压降。因此，由直流偏置 电流引起的偏移不会迭加到由输入电路452!、4522、…、452n的内部 基准电压发生电路454所产生的内部基准电压VI上。此外，根据所讨论的本发明的这一实施例，逻辑判定电路453 设有自己的内部基准电压产生电路454。因此，即使传送信号 ANu)、Aww、…、A^o同时从高电平变到低电平，内部基准电压 Vl也不会降低。还能t^与图40中所示的第一个續构一样的方式， 抑制瞬间产生的交流偏移。此外，圉43所示的电路不受同时转换噪 声的影响。如上所述，圉43所示的结构能够工作在五极管工作范围、平 衡直流偏移且抑制交流偏移。这样，能够在高速、非常小信号的传 送的情况下，获得高增益、大带宽因数特性。囹43所示的结构能满 足前述GTL标准的要求。现在，参照圉"，描述本发明的第十实施例的细节。在图44 中，与圉40所示部件相同的部件使用相同的标号。囹40所示的负载无件440和444分別由增强型i>MOS晶体管 465和466形成。此外，tt沟通绝缘栅场效应管441和445分別由增 强型nMOS晶体管467和468构成。pMOS晶休管465和466的 栅极接地，并且这两个晶体管被作用电阻器。如果为pMOS晶体 管465和466的栅极提供偏置电压，使这些pMOS晶体管工作在 五极管工作范围并作为恒流源工作，则与将这些晶体管用作电阻器的情况相比，能够增加带宽因数。现在，参照國45,将描述圉42所示的本发明第十一实施例的 细节。在图45中，与图42和44中相同的那些部件使用相同的标 号。圉42所示的负载无件440和444分別由增强型pMOS晶体 管465和466构成。此外，n沟道绝缘栅场效应晶体管441和445 分别由增强型ttMOS晶体管467和467构成。困45中的运算放大器450的配置如图46所示。运算放大器 450由增强型j>MOS晶体管469 —472、增强型wMOS晶体管473 —476、 一个非反相输入端477、一个反相输入端478以及一个输出 端479构成。如在本发明第十实施例中的情况那样，DMOS晶体管 465和466的栅极接地并被作用电阻器。但是，如果PMOS晶体管 465和466的栅极施加有偏置电压，使这些pMOS晶休管工作在五 极管工作范围并作为一恒流源工作，那么与这些晶体管被用作电 阻器的情况相比，能够增加带宽因数。现在，参照囹47，将描述圉43所示的本发明的笫十二实施例 的细节。在图47中，与图43所示的那些部件相同的部件使用相同 的标号。图43所示的负载元件456和457分别由增强型pMOS晶体管 480和481构成。可变阻抗元件460和461分别由增强型pMOS 晶体管482和483构成。增强型nMOS晶体管484和485分別用作ti沟道绝缘栅型场效应管458和459。可变阻抗无件460和461 可由增强型"MOS晶体管而不是由增强型pMOS晶体管构成。然 而，当基准电压为O. 8V那么低时，为了获得高增益、大带宽因数特 性，能够适当地使用具有等于或低于的阈值电压的耗尽型 nMOS晶体管。图48是与圉37所示的输入电路不同的另种传统输入电路的电路圉。该输入电路具有一个用于接收经总线从外部电路传送的传 送信号Sin的信号输入端501、以及一个用于接收基准电压We/ 的基准电压输入端502，电压We/用来对传送信号Sin进行逻辑 判定。该输入电路还包括一个差动放大器电路503，其具有一条 VCC电源线504，经过这条电源线提供例如等于3. 的电压。差 动放大器电路503还包括增强PMOS晶体管505和506，它们枸 成一个其作用为负载的电流镜电路。此外，电路503包括增强型 7tMOS晶体管507和508，其作用为驱动晶体管。传送信号Sin被 施加到nMOS晶体管507的栅极，基准电压We/施加到wMOS 晶体管508的栅极。还提供有一个其作用为电阻的增强型tiMOS 晶体管509、 一个作为差动放大器电路输出端的节点510、以及一 个用于整形电路503输出信号波形的反相器511。及相器511提供 一个该输入电路的输出信号So似。当传送信号的电平为高时，tiMOS晶体管507导通而 tiMOS晶体管508截止。因此，节点510的电压为低，而输出信号Souf处于高电平。当传送信号Sin的电平为低时，nMOS晶体管 507截止而nMOS晶体管508导通。因此，节点510的电压为高，输 出信号Sout处于低电平。图49是一个曲线困，表示基准电压Vre/与nMOS晶体管509 中流过的电流一即在差动放大器电路503中流过(消耗)的电流Ia 一之间的关系。由困49可见，在差动放大器电路503如此设计使 得基准电压Vre/等于例如1. OV的情况下，如果在基准电压等于 1. 的情况下使用电路503，则tiMOS晶体管507和508的柵一 源偏置电压就会升高，并且因此在运算放大器电路503中消^^的 电流Ia也增加。为了传送小幅度的信号，需要等于l.OV的基准电 压VVe/。当中心电压设置为等于1. OV时，为了传送具有幅度在士 0. 范围内的小幅度的信号Sin，需要这一基准电压We/。为了 传送基于LVTTL(低电压TTL)标准的小幅度信号Sin或者传送 基于具有等于1. 中心电压的C7T(中心抽头终端〔(Center Tapped 7Vr7nina"on)〕的小幅度信号Sin，需要等于1. 的基准 电压We/。传统上来说，不存在能够处理基于需要不同基准电压Vre/电 平的不同标准的小幅值信号Sin的单一输入电路。就是说，输入电 路设计得专用于特定的基准电压。然而，很容易提供一种能够处理具有不同基准电压Vre/电平 的小幅度信号Sin的输入电路。在这一方面，困48所示电路的缺点在于，当改变基准电压V"/ ，运算放大器电路503中消耗的电. 流Ia;变化很大。这一缺点在具有200个或更多个输入电路的LSI '逻辑电路中更为严重。例如，现在将假设基本上设计500pA的电 流将消耗在输入电路中的一个差动放大器电路上。如果消耗在一个 运算放大器电路上的电流增加到lmA，则在200个输入电路中消 耗的电流会增加100mA。考虑到上述问题，如果LSJ器件设有具有这样的运算放大器 电路的输入电路，即这种运算放大器电路即使当基于不同电平的 基准电压Vre/处理小幅度信号Sin时也不怎么消耗电流，则有可 能增加设置基准电压We/方面的自由度且增加LSI器件的应用 范围。此外，如果LSI器件设有这样的输出电路，即这种输出电路 即使当基于不同电平的基准电压We/处理小幅度信号Sin时也不 需要增加的驱动能力，则有可能增加设置基准电压We/方面的自 由度并增加该LSJ器件的应用范围。图50是有关输入电路的本发明第一方面的方框困。该输入电 路可被设置在连接到一条总线上的一个半导体电路、一个半导体器 或类似器件中。该输入电路包括一个差动放大器电路514和一个 电流控制电路515。差动放大器电路514对之作出逻判定的输入信 号Sin被提供给一个输入端512。基准电压Vre/—其用于对输入 信号Siti做出逻辑判定一被提供给一个基准电压输入端513。电流 控制电路515控制在差动放大器电路514中流动的电流，使得根据基准电压Vre/在某一有限范围内的变化来抑制上述电流中的 变化。因此，能够避免在差幼放大器电路514中消耗电流的由基准 电压Vre/在一确定范围内变化而引起的增加。因而，使得基于使 用在有限范围内的不同电平的基准电压VVe/的不同标准处理输 入信号Sin成为可能。此外也使得抑制差动放大器电路514中消 耗电流的变化，并且即使存着具有因在制造过程的扩散造成的不 同柵极长度的晶体管的情况下，也能改善输出效率成为可能。困51是有关输入电路的本发明的第二方面的方框困。该输入 电路具有一个输入信号Sin施加到其上的信号输入端517、 一个 基准电压Vre/施加到其上的基准电压输入端518。该输入电路包 括一个差动放大器电路519，其具有一个VX7C电源线520、以及分 別具有第一末端521A和522A以及第二末端521B和522B的负 载521和522。此外，提供有其作用为驱动晶体管的rt沟道绝缘栅型场效应 晶体管523和524。输入信号Sin施加到晶体管523的柵极，基准 电压We/施加到晶休管524。该输入电路'包括一个具有一个笫一 末端525A和一个第二末端525B的可变电阻电路525、一个作为差 动放大器电路519的输出端的节点526、 一个经过其输出该输入电 路的输出信号Som的波形整形及相器527。此外，该输入电路包括一个电流控制电路528，其控制可变电 阻电路525，使之当基准电压We/相对较高时具有相对较大的电阻值。电路528控制可变电阻电路525 ，使之当基准电压Vre/相对 较低时具有相对较小的电阻值。以这种方式，电流控制电路528控 制可变电阻电路525中流动的电流Ja。当传送的输入信号Sin为高电平时，晶体管523导通而晶体 管524截止。因此，节点526为低电平而输出信号SotU为高电平。 当输入信号Siti的为低电平时，晶体管523和524分別导通和截 止。因此节点526的电平为低，且输出信号Sout的电平为高。电流控制电路528如上所述控制可变电阻电路525中流动的 电流ra。因此，能够避免差动放大器519中消耗的电流Ja的过度 变化，并且能够基于基准电压We/的不同值处理不同电平的输入 信号Sin。如圉52所示，负载521和522可分別由p沟道绝缘栅型场致 应晶体管549和550构成，其枸成了 一个电流镜电路。可变电阻电 路525可由一个《沟道绝缘栅型场效应晶休管515枸成。在这种情 况下，如果电流控制电路528具有如圉53所示的输入/输出特性( 基准电压We/与电流控制电路528之输出Vx之间的关系)，这能 够在1. 与1. 之间的基准电压范围内，保持差动放大器电路 519中消耗的电流Ja为恒定值。此外，电流控制电路528在抑制差动放大器电路519中消耗 电流的变化方面，以及在即使存在有由于制造过程中的扩散造成的 不同栅极长度的晶体管的情况下也能改善生产产率方面，做出了贡献。囹54是根据本发明的输入电路第三方面的方框圉。囹54所示 的输入电路包括一个传送的输入信号Sitt施加于其上的信号输入 端530、以及一个基准电压输入端531,输入端531接收用于对输入 信号Sin作出逻辑判定的基准电压。该输入电路包括一个差动放大 器电路532，其具有一个VCC电源线533、一个具有一个第一末端 534A和一个第二末端534B的可变电阻电路534。此外，提供有其作用为驱动晶体管的P沟道绝缘'栅型场效应 晶休管535和536。输入信号Sin输入到晶体管535的栅极，且 基准电压施加到晶体管536。该输入电路还包括分别具有第一末 端537A和538A及第二末端537B和538JB的负载537和538、 一 个对应于差动放大器532输出端的节点539、以及一个波形整形反 相器540，通过其输出该输入电路的输出信号Sout。一个电流控制电路541控制可变电阻电路534，使之当基准电 压Vre/在预定范围内相对较高时具有一个相对较小的电阻。该电 流控制电路541控制可变电阻电路534，使之当基准电压We/在 预定范围内相对较低时具有 一相对较大的电阻。以这种方式，在可 变电阻电路534中流动的电流Ja受到控制。当输入信号Sin的电平为高时，晶体管535和536分別截止和 导通。因此，节点539的电平为低而输出信号Sout为高电平。当输 入信号说n的电平为低时，晶体管535和536分別导通和截止。因此，节点539的为高，输出信号Sout为低电平。电流控制电路541如上所述地控制可变电阻电路534中流动 的电流Ja。因此，能够避免差动放大器532中消耗的电流Ia的过 度变化，并且能够基于在确定范围内的基准电压Vre/的不同值处 理不同电平的输入信号Siw。此外，电流控制电路541在抑制差动 放大器电路532中消耗电流的变化方面，并且在改善即使存在有 由于制造过程的因扩散造成的不同栅极长度的晶体管的情况下也 能改善生产产率方面，做出贡献。圉55是根据本发明的输出电路第一方面的电路图。图55所示 的输出电路可提供在连接到总线上的一个半导休电路、 一个半导 休件或类似器件中。该输出电路包括一条VCC电源或542，电源电 压VCC经过该线542施加到一个主体电路上(固中未示出)。 一条 VCCQ电源线543提供等于或低于电源电压VCC的电源电压 VCGQ。该输出电路包括一个P沟道绝缘柵型场效应晶体管544、 n沟道绝缘栅型场效应晶休管545和546，以及一个输出端547。晶休管544的源极连接到 CCQ电源线543上，其漏极连接 到输出端547上。晶体管54 4的栅极施加有一信号S1，其逻辑高 电平等于电源电压VCCQ，逻辑低电平等于地电位0V。晶体管 545的漏极连接到电源线543，其源极连到输出端547。晶体管545 的栅极加有一信号S2，其逻辑高电平为电源电压VCC，逻辑低电 平为电势0V。晶体管546的的漏极连到输出端547，源极接地。晶体管546的栅极加有一信号S3，其逻辑高电平等于电源电压VCC， 逻辑低电平等于地电压0V。当信号S1、S2和S3分別为低、高和低电平时，晶本管544、545 和546分别处于"导通"、"导通"和"截止"状态。因此，输出信号 Dout为高电平。当信号S1、S2和S3分別为高、低和高电平时，晶 体管544、545和546分別处于"截止"、"截止"和"夢逾.'，状态。因此， 输出信号Oo"t为低电平。当信号S1、 S2和S3为高、低和低电平 时，晶体管544、545和546分别处于"截止"、"截止"和"截止"的状 态。因此，输出终端547为高阻抗状态。因此，输出信号Dom的目 标电压终止在终端电压VT丁为处，且该处输入信号的第 一級电路差动放大器电路的基准电压Vre/为VCCQ/2。如果电源电压VCCQ等于或接近于电源电压VCC，则在输出 端的上拉操作是由晶体管544主动完成的。这是因为晶体管545执 行源极跟随操作，由于在输出信号接近于的电源电压VCC 时，电压损耗等于其阈值电压，所以晶体管没有提供足够的驱动能 力。但是，如果电源电压VCCQ被装置到约为1. 0V，则一个低到大 约为1. 的电压被加在晶体管544的栅极和源极两端，因此，在 上拉操作中，仅有1. 或接近1. 的电压被加上，所以设有足够 的驱动能力。晶体管545在上拉操作中，通过栅极加有电源电压VCC，因此 能提供足够的驱动能力。所以，晶体管545主动完成上拉操作。如上所述，即使在的电源电压VCCQ在一确定范围内变化，或 根据基准电压We/的不同值的输出信号I>mt的不同的电平被输 出的情况下，困55所示的输出电路也不会增加驱动能力。即，图 54所示的输出电路可在预定范围内根据基准电压Vre/的不同的 值提供有不同电平的输出信号。此外，固55所示的输出电路有下列优点。如果工作温度变化， 晶体管544和545的阈值电压就增加，晶休管544的导通电阻减 小，而晶体管545的导通电阻则增加。如果晶本管544和545的阈 值电压减小，则晶体管544的导通电阻增加，而晶体管545的导通 电阻减小。以上述方法，即使工作温度变化，也可能保持输出信号 rtout的固定幅度。现在将参照圉56和57描述基于囷51的前述结构的本发明第 十三个实施例的输入电路。圉56所示的输入电路基本上对应于一 条总线线路。圉56中的电流控制电路553对应于圉51所示的电流 控制电路528，圉56中的输入电路的其它部件与困51中对应的部 件相同。电流控制电路553包括一个增强型pMOS晶体管554，其源极 与VCC电源线504相连，栅极与基准电压输入端502相连。晶体管 554被用作由基准电压VVe/控制的可变电阻元件。 一个固定电阻 555的一端与晶休管554的漏极相连，另一端接地。晶休管554的 漏极与电阻555的连接点556被连到tiMOS晶体管509的栅极。当基准电压Vref在预定范围内相对较高时，pMOS晶体管 554导通电阻很大，而节点556的电压很低。因而，nMOS晶体管 509的导通电阻就很大。当基准电压We/很低时，pMOS晶体管 554的导通电阻就相对较小，而节点556的电压就很高。因而， nMOS晶体管509的导通电阻就很小。图57示出了基准电压We/和困56中所示的差动放大器电路 503所消耗的电流fa之间的关系困。从困57中可以看出，差动放 大器电路503所消耗的电流Ia穗定在一个近似于恒定值的水平， 而基准压Vre/是在0. 到1. 2V间变化。当基准电压We/等于或小于0. 8时，差动放大器电路503中 消^^的电流Ia急剧減小。这是因为小幅值信号的电压非常接 近wMOS晶体管507和508的阈值电压所造成的。根据图56所示的配置，如果基准电压We/在0. 到1. 之间，则差动放大器电路中的电流Ia就稳定在近似于一个恒定值。 因此，这就使在基准电压We/为0.9V到1. 2V的范围内，基于不 同电平的基准电压We/处理不同电平的小幅度信号Siti成为可 能。这样，图56所示的输入电路更为有利。此外，也可抑制差动放 大器电路503中电流的变化而且对于即使在晶体管生产工艺中因 扩散造成具有不同栅极长度的晶体管的情况下，也可提高其产量。电流控制电路553可由多个输入电路中的第一级差动放大器 电路共用。團58是根据本发明的第十四个实施例的输入电路的电路图。 在國58中，与困56中相同的部件用相同的标号给出。图58所示 的输入电路的电流控制电路557与图56中的电流控制电路有不同 的结构。图58中输入电路的其它部件与圉56中输入电路的相应 部件相同。电流控制电路557用一个增强型nMOS晶体管558来代替困 56中的电阻555，其它部分与图56中所示相应部件相同。nMOS 晶体管558的柵极与漏极相连，而其漏极又连到pMOS晶体管554 的漏极上。nMOS晶体管558的源极接地。圉59示出了基准电压Vre/与差动放大器电路503中消耗的 电流Ia之间的关系。这一方案可使差动放大器电路503中的电流 Ja在基准电压Vre/为0. 9V—1. 范围内保持在一个近+乂恒定 值，该范围大于从困56中的电路所得到的范围。4艮据圉58的电路，可在基准电压VVe/为0. 到1. 4V的范 围内，基于基准电压Vre/的不同电平处理不同电平的小幅度信号 Sin。这样，困58的输入电路将更为有利。此外，该电路还可抑制差 动放大器电路503中电流的变化，而且即使存在在生产工艺中因 扩散造成具有不同栅极长度的晶体管的情况下，也可提高其产量。电流控制电路557可由多个输入电路中的第一级差动放大器 电路共用。现在将参照囷60到63描述本发明的第十五个实施例。困60所示的输入电路基本上涉及一条总线线路。图60中的输入电路的 电流控制电路560的结构与图58中所示的电流控制电路不同。囹 60中的输入电路的其它部件与固58中的输入电路的相应部件相 同。电流控制电路560包括一个增强型nMOS晶体管561，节点5 56和nMOS晶体管538的漏极通辻rtMOS晶体管561的漏极和 源极相互连接。电流控制电路560的其它部件与困58中的电流控 制电路557的相应部件相同。nMOS晶体管561的栅极连接到基准 电压输入端502 ，用作由基准电压Vre/控制的可变电阻无件。在电流控制电路560中，当基准电压We/相对高时，pMOS晶 体管554导通电阻就相对较大，而nMOS晶体管561的导通电阻 相对较小。当基准电压We/相对低时，pMOS三极管554的导通 电阻相对较小，而nMOS晶体管561的导通电阻则相对较大。图61是基准电压Vre/与差动放大器电路503中消耗的电 流k的关系困。可以看出，该电路可使差动放大器电路503中的电 流Ia在基准电压VVe/为0. 9V到1. 的范围内保持在一个大约 恒定值，该范围比團58所示电路中得到的还要宽。根据图60所示的电路，可在基准电压We/为0. 9V—1. 6V 的范围内，基于不同电平的基准电压We/，处理不同电平的小幅 度信号Siti。因而，圉60所示的输入电路就更有利。此外，该电路 还抑制差和大器电路503中所耗电流的变化，而且即使存在在生产过程中因扩散而造成具有不同柵极长度的晶体管的情况下，也可 提高产量。圉62示出了晶体管栅极长度的偏差动放图60所示的电路所 使用差动放大器电路503中消耗电流Ja之间的关系。困63示出了晶休管栅极长度的偏差和图48所示电路的差动放大器电路503 所耗电流Ja之间的关系。电流控制电路560可由多个输入电路的第一级差动放大器电 路共用。现在将参照固64和65描述根据本发明第十六个实施例的输 入电路。图64所示的输入电路基本上涉及一条总线线路，其差动 放大器电路563的结构不同于图60中所示的差动放大器503。图 64所示的输入电路的其它部件与圉60中所示输入电路的相应部 件相同。差动放大器电路563有一增强型nMOS晶体管564。差动放 大器电路563的其它部件与困60所示的差动放大器503的相应部 件相同。nMOS晶体管564的漏极连接到tiMOS晶体管507的源 极，源极接地。tiMOS晶休管564的栅极连接到基准电压输入端. 502。当基准电压We/相对较高时，7tMOS晶体管564的导通电阻 很小。因而，差动放大器电路563中消耗的电流Ja就较大。即，困 64中电路的工作与圉60所示的电路不同。圉65是基准电压Vre/和差动放大器电路503中消耗的电流 Ja之间的关系图。从圉中看出，可在基准电压Vre/为0. 到1. 7V的范围内使差动放大器电路503所耗电流Ia保持在一个近似 恒定值，该范围定于图60的电路所获得的范围。根据國64所示的电路，提供有电流控制电路560和nMOS晶 体管564，因而，可在基准电坟We/在0. 9V—1. 的范围内，基 于不同电平的基准电压We/处理不同电平的小幅度信号Siw。因 此，圉65所示的电路更有利。此外，该电路可抑制差动放大器电路 503所消耗的电流Ja的变化。而且即使存在在生产工艺中因扩散 造成的具有不同栅极长度的晶体管的情况下，也可提高产量。电流控制电路560可由多个输入电路中的第一级差动放大器 电路共用。现将结合圉66到68描述根据本发明的第十七个实施例的输 入电路。困66所示的输入电路基本上对应于一条总线线路。圉66 所示的输入电路中的电流控制电路566有不同于困56中的电流 控制电路的结枸。图66中输入电路的其它部件与圉56中输入电路 的相应部件相同。电流控制电路566包括包括一监视电路567',以监视差动放 大器电路503中所消耗的电流Ia。监视电路567包括电阻568和增 强型ttMOS晶体管569和570。晶体管569和570的每一个柵极宽 度等于nMOS晶体管'507和508的1/10。基准电压VYe/加到nMOS晶体管569和570的栅极上。此外，监视电路567包括一增 强型wMOS晶件管571，其栅极宽度为nMOS晶体管509的1/10。电流控制电路556包括一个形成反馈控制电路的差动放大器 电路572。电路572包括一个用作电阻无件的增强型pMOS晶体 管573。 pMOS晶体管573栅极收一个IV的恒定电压。差动放大 器电路572包括增强型晶体管574和575，用作驱动晶体管。 pMOS晶体管574的栅极接收监视电路567的节点576处的电压。 》MOS晶休管575的栅极接收IV的恒定电压。差动放大器电路 572包括增强型nMOS晶体管577和578，以枸成用作负载的电流 镜电路。节点579形成差动放大器电路572的输出端，并连接到监 视电路567中wMOS晶体管571的栅极和差动放大器电路503中 nMOS晶体管的柵极。节点579也连接到对应于另一输入电路(为 方便起见未示出)的差动放大器电路503的差动放大电路(为方便 起见未示出)的相应子wMOS晶体管509的wMOS晶体管(为方 便起见未示出)上。电流控制电路566中的节点576是反馈控制的，因此，在基准 电压Vre/的确定范围内，节点576的电压由差动放大器电路572 固定于IV。监视电路576中的电流保持在大约为恒定值。因此，差 动放大电路503中消耗的电流Ja也保持大体上为恒定值。根据模拟结果，在图67中示出了基准电压Vre/和差动放大器 电路503中消耗的电流Ia之间的关系。从图67可以看出，如果基准电压Vre/在0. 9V到1.7V之间，差动放大器电路503中所消耗 的电流I"可保持在近似于恒定值。根据圉66所示的电路，在基准电压We/为0. 到1. 的 范围内，基于不同电平的基准电压Vre/可处理不同电平的小幅度 信号Siw。因此，困66所示的输入电路更为有利。此外，该电路可抑 制差动放大器电路503中消耗的电流Ia，而且即使存在在生产工 艺中因扩散而造成不同栅极长度的三极管的情况下，也可提高其产 量。圉68示出晶休管的柵极长度偏差和差动放大器电路503消耗 的电流Ja之间的关系。电流控制电路566可由多个输入电路中的第一级差动放大器 电路共用。 一般而言，半导休器件要提供至少20个输入电路或更 多。因而，电流控制电路566中消耗的电流可略去不计。现将参照圉69和70说明粮据本发明第十八实施例的输入电 路。 一般地，圉69所示的输入电路对应一条总线。困69所示的输 入电路包括电流控制电路581，其结构与困66所示的电流控制电 路566不同。圉69所示的输入电路的其余部分与圉66所示的输入 电路的相应部分相同。电流控制电路581具有一监视电路582，其结枸不同于图66 所示的监枧电路567。困69所示的电流控制电路581的其余部分 与圉66所示的电流控制电路567的相应部分相同。电流监视电路582包括增强型pMOS晶体管583和584，用来代替囹66所示的电 阻器568。每一个pMOS晶体管583和584的栅极宽度等于每一个 pMOS晶体管505和506宽度的l/10。i>MOS晶本管583和584枸 成电流镜电路。l)MOS晶体管583的漏极连到VCC电源线504，其栅极与其 漏极相连。另外，PMOS晶体管583的漏极连接到nMOS晶体管 570的漏极。rtMOS晶体管584的源极连接到VCC电源线504 ，其 栅极与pMOS晶体管583的柵极相连。pMOS晶体管584的漏极 连接到nMOS晶体管569的漏极。连接节点585连接到pMOS晶 体管574的栅极，且pMOS晶体管584和wMOS晶体管569都连 *接到连接节点585。监视电路582的其余部分与囹66所示的监视 电路567的相应部分相同。i>MOS晶体管575的柵极被施以1. 65V的恒定电压。该方法 不同于圉6所示电路中所用的方法。节点585的电压被反馈控制， 使之在基准电压Vre/的确定范围内通过差动放大器电路572保持 在1.65V。因此，流经监视电路582的电流被保持在近似恒定的值 上，从而差放大器电路503中消耗的电流也保持在近似恒定的值 上。图70是基准电压We/和差动放大器电路503中消耗的电流 Ja之间的关系曲线，该关系曲线由模拟得到。从圉70可看出，差动 放大器电路503中消耗的电流保持近似恒定的值，而基蕃^a We/在0.9V与1. 7V之间。另外，困69所示电路中采用的差动放大器电路503中消耗的 电流Ia的变化小于囹66所示电路中采用的电路503中消耗的电 流Ja的变化。原因是图69所示电路利用了 pMOS晶体管583和 584及tiM03晶体管569、570和571，其是在相同比例下，通辻减 小i>MOS晶休管505、506和ttMOS晶体管507、508、509的栅极宽 度，而结构与图66相同而得到的。根据囹69所示电路，基准电压We/在0. 9V与1.7V之间的 范围内，能够根据基准电压We/的不同值处理小幅度信号Sin的 不同值。因而，困69所示输入电路方便性得以改进。此外，即使存 在在生产过程中因护散引起的晶体管的柵极长度不同，也能够消 除差动放大器电路503中消耗电流Ia的变化，并提高产量。多个输入电路的第一级差动放大器电路可共用电流控制电路 581。 一般地，半导休器件带有至少20个输入电路或更多。因而，电 流控制电路581中消耗的电流相对来说可略去不计。现将参照困71说明粮据本发明第十九个实施例的输入电路。 一般地，囹71所示输入电路提供给一个总线。圉71所示输入电路有一个信号输入端590和一个基准电压输 入端591，从外部电路经一条总线传送的输入信号Sirt加到该信号 输入端590，基准电压输入端591接收用于对输入信号Sitt进行逻 辑判定的基准电压VVe/。圉71所示输入电路包括差动放大器电路592和增强型pMOS晶体管594，差动放大器电路592有一个 "KCC电源线593，提供值为例如3.3V的电源电压。此外，该输入 电路有增强型J>MOS晶体管595和596，分別起驱动晶体管的作 用。小幅度信号Sin加到nMOS晶体管595的栅极，基准电压 We/加到pMOS晶体管596的柵极。该输入电路包括增强型 pMOS晶体管597和598，枸成电流镜电路作为负载；节点599对 应于差动放大器电路592的输出端；波形整形反相器600，该输入 电路的输出信号SotU经其提供。另外，提供电流控制电路601和电阻602，电路601用于控制 差动放大器电路592中消耗的电流Ja，电阻602的一端连到VCC 电源线593。电流控制电路601包括一个增强型wMOS晶体管 603。晶休管603的漏极连接到电阻602的另外一端，其栅极连接 到基准电压输入端591。晶体管603的源极接地。按上述连接方式， pMOS晶休管603作为由基准电压VVe/控制的可变电阻无件。节 点104连接到pMOS晶体管594的栅极，电阻602和nMOS晶体 管603的漏极都连接到节点104上。当发送的信号Siw为高电平时，nMOS晶体管595截止， nMOS晶体管596导通。因此，节点599的电信为低，信号Sout为 高电平。当发送的信号Sin为低电平时，nMOS晶体管595导通， rtMOS晶休管596截止。因此，节点599为高电平，输出信号Sout 为i氐电平。当基准电压We/在确定范围内相对高时，nMOS晶体管603 的导通电阻相对较小。此时，节点104的电压相对降低，j)MOS晶体 管594的导通电阻相对较小。当基准电压We/相对较低时，nMOS 晶体管603的导通电阻相对较大。因此，节点604的电压相对增大， wMOS晶体管594的导通电阻增大。根据图71所示的电路，能够在基准电压We/的有限范围内 将差动放大器592消耗的电流Ia保持在恒定电平。因此，在基准电 压We/的确定范围内，能够根据基准电迅We/的不同电平值处理小 幅度信号Sin的不同电平。因而，困71所示输入电路的方便性得 以改进。此外，即使生产过程中因扩散引起晶休管具有不同长度的 柵极的情况下，利用电流控制电路601 ，可以消除差动放大器电路 592中消耗的电流Ja的变化，并提高产量。多个输入电路的第一级差动放大器电路可共用电流控制电路601。现将参照圉72说明根据本发明第二十实施例的输入电路。一 般地，图72所示的输入电路用于一条总蜂。该输入电践带有电流 控制电路606，其结枸不同于图71所示电流控制电路601。图72 所示输入电路的其余部分怀困71所示输入电路的对应部分相同。电流控制电路606利用增强型riMOS晶体管607代替困71 所示电阻602。电流控制电路606的其余部分与图71所示电流控 制电路601的对应部分相同。pMOS晶体管607的源极连接到VCC电源线593，其栅极与其漏极相连，其漏极连接到nMOS晶休 管603的漏极。因困71所示的电阻602被tiMOS晶体管607所代 替，所以在其中差动放大器电路592中所消耗的电流Ia可保持在 一个恒定值的基准电压We/的范围，宽于圉71所示电路中采用的 基准电压范围。根据圉72所示的电路，在基准电压We/的确定范围内，可以 保持差动放大器592中消耗的电流在恒定电平。因此，在基准电压 We/的确定范围内，4艮据基准电压We/的不同电平可以处理不 同电平的小幅值信号Sin。因而，困72所示输入电路的方便性得以 改进。此外，即使在生产过程中的偏差引起晶体管栅极长度不同， 利用电流控制电路606，可以消除差动放大器电路592中消耗的电 流Ja的变化，并提高产量。多个输入电路的笫一级差动放大器电路可共用电流控制电路606。现将参照固73说明根据本发明第二十一实施例的输入电路。 一般地，圉73所示输入电路用于一条总线。该输入电路的电流控 制电路609的结枸不同于圉72所示的电流控制电路606的结枸。电流控制电路609有一个增强型pMOS晶体管610。 j)MOS晶 体管607的漏极和节点604经pMOS晶体管610的源极和漏极连 接在一起。电流控制电路609的其余部分与困72所示电流控制电 路606的相应部分相同。pMOS晶体管610的栅极连接到基准电压输入端591，使晶体管610可作为由基准电压We/控制的电阻无 件。当基准电压Vre/相对高时，nMOS晶休管603的导通电阻 相对较小，PMOS晶体管610的导通电阻相对较大。当基准电压 VYe/相对低时，wMOS晶体管603的导通电阻相对较大，pMOS 晶体管610的导通电阻相对较小。电流控制电路609带有pMOS晶体管610。这不同于困72示 的电流控制电路606。因此，在其中差动放大器电路592中消耗的 电流Ja能保持在基本为恒定电平的基准电压Vw/范围要比困 72所示电路用的基准电压We/范围宽。因而，在基准电压Vre/的 确定范围内，根据基准电压Vre/的不同值，可以处理小幅度信号 Sirt的不同电压。结果，困73所示输入电路的方便性得以改进。此外，即使生产过程中因扩散引起使晶体管的栅极长度不同，利用电 流控制电路609，可以消除差动放大器电路592中消耗的电流Ja的变化，并提高产量。多个输入电路中的第 一鈒差动放大器电路可共用电流控制电 路609。现将参照困74说明根据本发明第二十二实施例的输入电路。 一般地，囹74所示输入电路用于一条总线。该输入电路的差动放 大器电路612的结枸不同于图73所示差动放大器电路592的结 枸。困74所示输入电路的其余部分与圉73所示输入电路的对应部分相同。该差动放大器电路612具有一个增强型pMOS晶休管613。差 动放大器电路6 1 2的其余部分等同于困73所示差动放大器电路 592的相应部分。pMOS晶体管613的源极连接到VCC电源线 593，其漏极连接到pMOS晶体管595和596的源极。pMOS晶体 管613的柵极连接到基准电压输入端591。由于pMOS晶体管613的柵极连接到基准电压输入端591， 当基准电压We/相对高时，jpMOS晶体管613的导通电阻增加。 因此，差动放大器电路612中消耗的电流Ia相对减小。困74所示输入电路具有l>MOS晶体管613，其不同于困73所 示电路。因此，在其间差动放大器电路612中消耗的电流Ia能保持 在近似恒定电平的基准电压We/的范围要宽于圉73所示电路中 用的基准电压We/的范围。因而，在基准电压Vre/的确定范围 内，4艮据基准电压Vre/的不同值，可以处理小幅度信号Sin的不 同电压。结果，囹74所示输入电路的方便性得以改进。此外，即使 生产过程中因扩散使晶体管的栅极长度不同，利用电流控制电路 609和pMOS晶体管613，可以消除差动放大器电路592中消4毛的电流Ja的变化，并提高产量。多个输入电路中的第一级差动放大器电路可共用电流控制 电路609 。现将参照圉75说明根据本发明的第二十三实施例的输入电路。 一般地，困75所示输入电路用于一条总线。该输入电路具有不 同的控制电路615,其结枸不同于图71所示电流控制电路601的 结枸。圉75所示输入电路的其余部分等同于困71所示输入电路的 相应部分。电流控制电路615包括监视电路616，用于监视差动放大器电 路592中消耗的电流Ja。监视电路616有一电阻617，其使例如可 等于60KQ。监视电路616包括增强型pMOS晶体管618和619,其 每一个的栅极宽度等于i)MOS晶体管595和596中每一个的宽度 的1/10。基准电压We/加到pMOS晶体管618和619的栅极。监 视电路616还包括增强型！>MOS晶体管，其栅极宽度等于i>MQS 晶体管594宽度的1/10。困75所示输入电路包括差动放大器电路621，构成反馈控制 电路。电路621具有增强型J>MOS晶体管622和623,枸成作为负 载的电流镜电路。电路621还包括增强型nMOS晶体管624和 625。 wMOS晶休管624的栅极加有监视电路616中节点626上的 电压，nMOS晶休管625的栅极加有恒定电压2. 2V此外，提供有 一个用作电阻元件的增强型wMOS晶体管627，节点628形成差动 放大器电路621的输出端。节点628因接到监视电路626的 pMOS晶体管620的栅极和差动放大器电路592的pMOS晶体管 594的栅极。另外，节点628连到对应于另一输入电路的差动放大 器电路592的差动放大器电路(为方便起见图中未示出)的对应于pMOS晶休管594的pMOS晶体管(为方便起见未示出)。通过利用差动放大器电路621，节点626被及馈控制，使其电 压保持为在基准电压Vre/的确定范围之内的2.2V。因此，在监视 电路616内流动的电流保持在接近一个大约恒定的值，差动放大 器电路592内消耗的电流Ja也保持在一个大约恒定的值。根据困75所示的输入电路，可以将差动放大器电路592中消 耗的电流保持为一个大约恒定的电平，从而，在基准电压Vre/的 确定范围内，根据基准电压We/的不同值，可对小幅度信号Sin 的不同电压进行处理。因此，困75所示的输入电路更为便利。此 外，也可以通过电流控制电路615抑制差动放大器电路592中消 耗的电流Ja的变化，这样，即使在因在生产工艺中因扩散引起的晶体管具有不同柵极长度的情况下，仍可以提高产量。电流控制电路615在多个输入电路中可被第一鈒差动放大器 电路共享。在通常的半导体器件中，至少有20个输入电路或更多。 因此，在电流控制电路581中所消耗的电流可忽略不计。下面参照國76，描述本发明的第二十四个实施例的输入电路。 一般地，囹76所示的输入电路是用于单一总线的。该输入电路具 有的电流控制电路630的结枸不同于圉75所示的电流控制电路 615。图76所示的该输入电路的其他部分与圉75所示的输入电路 相应部分相同。电流控制电路630包括一个结构不同于困75中所示的监视电路616的监视电路631。监视电路631的其他部分与图75中所示 的监枧电路616的相应部分相同。监视电路631包括两个与增强型 nMOS晶体管632和633，以取代图75中所示的电阻617， nMOS 晶体管632和633的栅极宽度为nMOS晶体管597和598的柵极 宽度的1/10。该wMOS晶体管632和633构成电流镜电路。nMOS 晶体管632的栅极接于其漏极，其漏极与PMOS晶体管619的漏 极连接。wMOS晶休管632的源极接地。tiMOS晶体管633的栅极 接于wMOS晶体管632的栅极，其漏极接于pMOS晶体管618的 漏极。rtMOS晶体管633的源极接地。与pMOS晶体管618的漏极 和nMOS晶体管633的漏极相接的连接节点634接于i>MOS晶 休管624的栅极。监视电路632的其他部分与困75所示的监视电 路616的相应部分相同。pMOS晶休管625加有1. 65V的恒定电压。通过利用差动放大器电路621，节点134的电压被及馈控制， 使其电压保持为基准电压We/的确定范围内的1.65V。因此，在 监视电路631内流动的电流保持在接近一个大约恒定的值，差动 放大器电路592内消耗的电流k也保持在一个大约恒定的值。在困7 6中所示的电路中使用的差动放大器电路592中消耗 的电流Ja的变化小于困65中所示的电路中使用的差动放大器电 路592消耗的电流Ia的变化。这是因为囹76中所示的电路利用了 pMOS晶体管620， 618和619以及tiMOS晶体管632， 633，通过以相同的比率減少PMOS晶体管594， 595和596及nMOS晶体 管507， 597和598的栅极宽度，及采用与圉75所示的差动放大器 电路592相同的电路结构而实现的。根据图76所示的输入电路，可以将差动放大器电路592中消 耗的电流保持为一个大约恒定的电平，从而，在基准电压We/的 确定范围内，根据基准电压We/的不同值，对小幅度信号Siw的 不同电压进行处理。因此，图76所示的输入电路更为便利。此外， 也可以通过电流控制电路630抑制差动放大器电路592中消耗的 电流Ja的变化，这样，既使在因生产工艺中因扩散引起的晶体管 具有不同柵极长度的情况下，仍可以提高生产量。电流控制电路630在多个输入电路中可被第一级差动放大器 电路共用。在通常的半导体器件中，至少有20个输入电路或更多。 因此，在电流控制电路630中所消耗的电流可忽略不计。下面参照图77到81，描述本发明的第二十五个实施例的输出 电路。图77所示的输出电路是用于单一总线的。该输出电路接于 VCC总线636,通过它，提供等于例如3. 的电源电压，通辻接 于VCCQ电源线637 ，可提供在例如1. 和3. 范围内的电源 电压。图77所示的输出电路包括一个接于VCC电源线636和地的 输出控制电路638。根据输出数据，输出控制电路638输出信号S4 和S5，其中，其高逻辑电平被设定到电源电压VCC，而低逻辑电平被设定到地电压ov。團77所示的输出电路包括一个接于VCCQ电源线637的输 出电路单元639。输出电路单无639的输入端接收信号S4并由一 个CMOS及相器构成，该及相器输出等于电源电压VCCQ的高逻 辑电平至其输出端和等于地电压的低逻辑电平。输出电路单元639 包括一个接于VX C电源线636的CMOS的反相器641 ，该CMOS 反相器的输入端接收信号55，输出端输出等于电源电压VCCQ 的高逻辑电平和等于地电压的低逻辑电平。此外，还提供了 一个增强型PMOS晶体管642作为一个上拉 元件， 一个增强型nMOS晶体管643作为下拉无件， 一个增强型 ttMOS晶体管644作为下拉元件，以及一个输出端子645。 pMOS 晶体管642的源极接于VCCQ电源线637，其漏极接于输出端 645。 i)MOS晶体管642的栅极接于CMOS反相器640的输出端。 nMOS晶体管643的漏极接于VCCQ电源线637，其源极接于输 出端645。 rtMOS晶体管643的栅极接收信号S4。 wMOS晶体管 644的漏极连接于输出端645，其源极接地。wMOS晶体管644的 栅极接于CMOS反相器641的输出端。当信号S4为高电平，S5为高电平时，晶体管642、 643、 644 分別为导通，导通和截止。因此，输出信号Dout为高电平。当信号 S4为低电平，信号S5为低电平时，晶体管642、 643和644分别为 截止，截止，和导通。因此，输出信号I^tU为低电平。当信号S4为低电平，信号S5为高电平，晶体管642、 643、和644分别为截止， 截止和截止。因此，输出电路被转换到高阻抗状态。因此，输出信 号Dbtrt的终点在等于V"CCQ/2(例如0. 1. 的终端电压 VTT中止，终点的输入信号的第一级电路的差动放大器电路的基 准电压We/为VCCQ/2。如果电源电压VCCQ等于或接近于3. 3V%在输出端的上拉操 作实f示上是由晶体管542进行的。因为晶体.管543进行源极跟随操 作，因其有相对于接近于电源电压VCC的输出电压13bm等于阈 值电压的电压损失，而没有足够的驱动能力。即，在上述例子中， nMOS晶体管643只是在输出信号rto"t从低电平转换到高电平 的初始状态时才有驱动能力，而在输出电平升高时即失去驱动能 力。但是，如果电源电压VCCQ被设置为大约l. 0V，等于或大约 为1. OV的电压被加于pMOS晶休管642的栅极和源极。因此，只 有1.0V或接近该电压的电压被提供给上4立操作，而没有足够的驱 动能力。因此，PMOS晶体管642不具有足够的驱动能力。如果 DMOS晶体管642的阈值电压被设置为，例如一IV，其不能被接 通。另 一方面，因3. 的供电电压VCG被加到nMOS晶体管 643，所以，晶体管643在上拉操作中具有足够的驱动能力。因此， nMOS晶体管643可执行上拉操作。输出电路639，作为上拉无件配置有PMOS晶体管642，接收 等于VCCQ的高电平，及一个作为下拉无件的nMOS晶体管643， 接收等于VCC的高电平。因此，输出电路639的驱动能力即使当通过在确定范围内改变电源电压，使输出电路输出根据基准电压 We/的不同值而具有不同电压的小幅度信号DoiU时，也不会有 显著变化。输出信号Dbut的终点按前面本发明第十三，十四，十五，十 六，十七和十八实施例配置有输入电路，基准电压VYe/的下限等 于0. 8V，如囹57、 59所示，接近于困61、 65、 67或70所示。这是 因为当nMOS晶体管507和508的阈值电压被设置为0. 6V，基准 电压设置为0. 时，小幅度信号Sin的电压变为nMOS晶体管 507和508的阈值电压，而差动放大器电路503或563变为不工作 状态。基准电压We/可被进一步降低，在实际当中，可通过将 ttMOS晶体管507和508的门限电压设置为低于0. 6V或利用耗 尽型wMOS晶体管507和508而将其降^f氐到小幅度信号Sitt的幅 度。如果具有困78所示的波形的输入信号Sin输入到输入电路， 输入信号Sin的转换速率可;&限定为At(2X振幅)。如果输入信号 Sin的频率为200ikttfz，其波形则为困79所示，其转换速率为 1. 25ns/V。圉80和8 1显示了输入信号的幅值和在含有nMOS电流镜型差动放大器电路的输入电路中引起的时间延迟之间的关系圉，其中，在所述差动放大器电路中的驱动晶休管为nMOS型，并且 负载为PMOS晶休管的电流镜电路。从囹80和81中可以看出，输 入电路中的时间延迟取决于转换率为1 —2ws/V的输入信号的 说n的幅度，除非输入信号Sin的幅度等于或大于0.2V。因此，输 入信号Sin的最小幅度需为0. 2V。为了将输入信号的幅度设置为小于0. 2V，考虑到在总线 上的及射引起的波形失真，输出电路要提供幅度为0. 3V的输出信 号。这对应于信号及射系数等于l/3的情形。在这种情形下，总线 的特性阻抗为在总线任一端所提供的端电阻的一半。例如，如果端 电阻为从输出电路639观察到的负载为25i2。为了提供一个 幅度等于0. 的信号，得到的在总线中流动的电流必须为士 12mA。通常，nMOS晶体管644的内电阻因其形状被设计成最小值 为IOQ。为了在总线中通过士12mA的电流，在tiMOS晶体管644 的漏极和源极之间加有O. 2V的电压。因此，电源电压VCCQ的最 小电平为0. 84V(=0.12+0. 3) X2。如果电源电压VCCQ小于上 述电平，输入电路的特性将变差。因此，电源电压VCCQ应该等于 或高于O. 84V。这时，基准电压VVe/应为0.42V。在这种情况下， 输入电路的差动放大器电路的驱动晶体管由耗尽型tiMOS晶体管 枸成。根据图77所示的电路，提供了一个输出电路639，其中，既使 当通辻在确定范围内改变电源电压VCCQ,使输出电路输出根据 基准电压Vre/的不同值而具有不同电压的小幅度信号时， 输出电路639的驱动能力也不会有显著变化。从而，在确定范围 内，根据基准电压VVe/的不同值，可对有不同电平的小幅度信号 Db似进行处理。因此，困77所示的输入电路更为便利。当工作温度相对上升时，PMOS晶体管642和nMOS晶体管 643的阈值电压相对变小。此外，i>MOS晶体管642的导通电阻相 对变大，nMOS晶休管643的导通电阻相对变小。当工作温度相 对降低时，；PMOS晶体管642和nMOS晶体管643的阈值电压相 对变高。此外，PMOS晶休管642的导通电阻相对变小，wMOS晶 体管643的导通电阻相对变大。因此，输出信号JDb"t的幅度可保 持在一个恒定值，与工作温度的变化无关。图82为本发明的整体电子系统的一个例子的方框困。图82中 所示的系统包括一个徵处理器647， 一个DMA (Direct Memory Access)控制器148和一个外围控制器649。这些元件为逆辑JC器 件。此外，该系统还包括 一 个存储器650，可以是一个DRAM ( Dynamic Random Access Memory), SDRAM， SRAM (Sto^c Random Access Memory) ， VRAM (Video RAM) ， ROM或类似 器件。器件647—650接于具有多条总线的总线651。总线651端接 电阻652和653;并施加例如1. 的端电压VTT。在器件647—650中的每一个中，都可以提供前述的输入和输 出电路。应当懂得，总线不仅传输数据信号，也传输其他信号，例 如地址信号、时钟信号、和控制信号。前述的输入和输出电路可适用于传输这些信号。圉83为一种JC芯片的方框困。包括一个JC芯片主体655、一个存储器部分或逻辑电路部分656、和总线接口 657和658。前述的输入和输出电路可用于总线接口 657和658。圉84为一个多载波模块(MCM)，包括一个MCM基底659， 一个存储器芯片660，逻辑芯片661和662，及一个总线接口芯片 663。前述的输入和输出电路可适用于总线接口芯片663。困85为印刷电路板模块的方框困，它包括一个印刷电路板 665， 一个存储器电路或逻辑电路666， 一个总线接口电路667， 一 个连接器668。前述的输入和输出电路适用于总线接口电路663。本发明可适用于各种标准，4。 GTL， ATTL ( nMOS 7Vansceft)er Logic) ， LVTTL ( to加一加ttage TTL) ， T — LVTTL ( Tcrntfrmted LVTTL)及CTT (Cett旨Tcy>l>ed Termination)标准。本发明并不限于具体描述的实施例，可以在不脱离本发明的 范围情况下作出各种变化和改进。
权利要求
1、一种与经过其提供一第一电源电压的第一电源线相连接的电子电路，其包括一个由一p沟道绝缘栅型场效应晶体管构成的第一晶体管，它具有与经过其提供一等于或低于所述第一电源电压的第二电压的第二电源线相连接的源极、与所述电子电路的输出端相连接的漏极、施加有一个第一信号的栅极，所述第一信号可在对应于该第二电源电压的高电平和对应于地电压的低电平之间转换；一个由一n沟道绝缘栅场效应晶体管构成的第二晶体管，它具有与该第二电源线相连接的漏极、与所述输出端相连接的源极、以及施加有一个第二信号的栅极，所述第二信号可在对应于所述第一电源电压的高电平和对应于地电压的低电平之间转换；和一个由一n沟道绝缘栅场效应晶体管构成的第三晶体管，它具有与该输出端相连接的漏极、与地连接的源极、和施加有一个第三信号的栅极，所述第三信号可在对应于该第一电源电压的高电平和对应于地电压的第二电平之间转换。
2、 根据权利要求1的电子电路，其中该第二电源电压具有0.84V的 下限值。
3、 根据权利要求2的电子电路，其中该第二电源电压具有的上限值 等于该第一电源电压。
4、 一种电子电路，包括一个输出控制电路，它具有与经过其提供一第一电源电压的第一电源线相连接的电源端，并输出第一和第二信号，该第一和第二信号的每 一个可在一对应于该第一电源电压的高电平和一对应于地电压的低电平之间转换；一个第一反相器，它具有一个与经过其提供一等于或低于该第一电 源电压的第二电源电压的第二电源线相连接的电源端、施加有该第一信 号的输入端、以及用于输出一信号的输出端，该信号可在对应于该第二 电源电压的高电平和对应于地电平的低电平之间转换；一个第二反相器，它具有与该第一电源线相连接的电源端、施加有 第二信号的输入端、以及用于输出一信号的输出端，该信号可在对应于该第一电源电压的高电平和对应于地电平的低电压之间转换；一个由一 n沟道绝缘栅型场效应晶体管构成的第一晶体管，它具有与第二电源线相连接的漏极、与该输出端相连接的源极、与该第一反相器的输出端相连接的栅极；一个由n-沟道绝缘栅型场效应晶体管构成的第二晶体管，它具有与第二电源线相连接的漏极、与输出端相连接的源极、施加有第一信号的栅极；以及一个由一 n沟道绝,型场效应晶体管构成的第三晶体管，它具有 与输出端相连接的漏极、接地的源极、与第二反相器的输出端相连接的 栅极。
5、 根据权利要求4的电子电路，其中第二电源电压具有0.84V的下 限值。
6、 根据权利要求5的电子电路，其中第二电源电压具有等于第一电 源电压的上限值。
全文摘要
一种电子系统，包括多个各具有信号输入输出功能的电子电路，一条与所述多个电子电路连接的总线，与总线端部相连接的第一终端电阻，以及一个具有产生第一电压的第一部分和产生第二电压的第二部分的终端电压电路。第一电压和第二电压之和作为一个电源电压提供给所述多个与总线相连的电子电路。第二电压则提供给第一终端电阻作为终端电压。
文档编号H01L21/70GK101242179SQ20081008623
公开日2008年8月13日 申请日期1994年11月28日 优先权日1993年11月29日
发明者樋口刚, 田口真男 申请人:富士通株式会社